JPS58115565A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ処理装置であって、読取り／書込み動作
速度を増すために、速度の異なる２つの記憶装置に同時
に接続される様にするための装置を含むものに関する。

現在、大型のデータ処理装置は大容量記憶装置を必要と
している。一般に、大容量記憶装置は低速であるから、
これに依存した動作は処理速度を低下させる傾向がある
。一方、高速記憶袋＃は高価であるから、それを複数個
用いるとコストが非常に高くなる。

この問題を解決するために、大容量記憶装置（低速記憶
装置）及びキヤツシユと呼ばれる中間の高速記憶装置を
用ｂ、プログラムの実行の際に命令及びデ〜りを後者に
一時的に記憶する技法が用いらｎている。フランス国特
許第２０２３１５２号に示されている様に、キヤツシユ
・／ステムは、データ処理装置が任意の時点において必
要とするデータのありかを知ることを可能ならしめる様
にキヤツシユを管理する手段を必要としている。又、低
速記憶装置とキヤツシユとの間におけろ転送動作が必要
であり、この動作にがなり時間がかがる。

キヤツシユ・７ステムは、例えば大型システムにおける
様な成る種の適用分野においては有用であるが、かなり
複雑であるから、常に使用するのが適当であるとは限ら
ない。

本発明の目的はキャッシュを用いるデータ処理装置より
も速度の点で優れた単純なデータ処理装置を提供するこ
とである。

本発明によるデータ処理装置は、アドレス母線、データ
母線及び制御母線によって接続された記憶装置に記憶さ
れているプログラムの制御の下にクロック速度で動作す
る制御装置を含む。記憶装置は、使用頻度の高い命令及
びデータを記憶するための少なくとも１つの高速記憶装
置と、使用頻度の低い命令及びデータを記憶するための
少なくとも１つの低速記憶装置とから成り、この２種類
の記憶装置は制御装置からアドレス母線に出されるアド
レス情報によってアドレスされる。制御装置は記憶装置
の使用を必要とす仝動作が実行されている間に所望の記
憶装置がこの動作のために使用できないとき、クロック
停止信号を生じる手段が設けられている。

第１図は本発明の実施例を組込んだデータ処理システム
の一例を示している。この７ステムは複数の通信線に接
続されている複数の端末装置と中央処理装置（ＣＰＵ）
１との間におけろデータのやりとりを制御する通信制御
装置を含む。端末装置からＣＰＵ　１へのデータの伝送
に関連して、通信制御装置は通信線を走査し、これらの
線からのデータを多重化し、こうして得たデータ・バー
ストを高速チャネルを介してＣＰＵ　１へ送る機能を有
する。

ＣＰＵ１から端末装置へのデータの伝送に関連して、通
信制御装置は多重化されているデータをＣＰＵ　１から
高速チャネルを介して受は取り、それを分解して、指定
された端末装置へ送る機能を有する。

通信制御装置はＩ　８Ｍ３７０５通信制御装置において
用いらｎている様な型の中央制御装置（ＣＣＵ）２を含
む、ＣＣＵ２は複数の割込みレベルを有するネットワー
ク制御プログラムの制御の下に動作するプロセッサであ
る。種々の事象が生起する毎に、プログラムの所与のレ
ベルで割込みが起こり、事象処理コードが実行されろ。

本発明に従って、ＣＣＵ２には２つの記憶装置、即ち大
容量記憶装置、即ち低速記憶装置１０と高速記憶装置１
１とが関連している。

入出力母線Ｉ０１及びＩＯ２はインターフェースｌ０Ｃ
１及びｌ０Ｃ２を介してＣＣＵ２に接続されている。Ｃ
ＰＵ１はチャネル・アダプタ（ＣＡ）３を介して入出力
母線Ｉ０１及び１０２に接続されている。

複数のライン・アダプタＬＡ−１乃至ＬＡ−ｎは入出力
母線Ｉ０１及びＩＯ２に並列的に接続さｎている。各ア
ダプタはＣＣＵ２によって取り扱われる複数の通信線の
１部の走査を受は持つ。ライン・アダプタの数はネット
ワークの形態に依存して定められろ。ライン・アダプタ
ＬＡ−ｎはサテライト接続を取り扱う高速アダプタであ
ると仮定する。このライン・アダプタＬＡ−ｎは直接メ
モリ・アクセス（ＤＭＡ）回路１２を介して低速記憶装
置１０に直接アクセスする。

ライン・アダプタは走査器Ｓ及び予めプログラムされた
マイクロプロセッサＳＰを有する。走査器Ｓは送受信さ
れるデータを記憶するための記憶手段を有する９マイク
ロプロセツサＳＰは、成る種の動作、特に関連する通信
線のためのデータの処理に関する動作からＣＣＵ２を解
放する様になっている。

保守及びサービス・／ステム（ＭＳ　）　５ｉ’ｉアダ
プタ４、入出力母線Ｉ０３及びインターフェースＭＩＯ
Ｃを介してＣＣＵ２に接続されている。ＭＳ５は制御マ
イクロプログラムを有するプロセッサであり、アダプタ
７を介して磁気ディスク装置乙に接続されていると共に
、アダプタ９を介して表示面及び鍵盤を有するコンノー
ル８に接続されている。

ＭＳ５は３つの機ａヒを有する。即ち、オペレータが動
作を制御し且つ分析することによって、ＣＣＵ２を監視
することを可能ならしめる機能と、ＣＣＵ２及びＭＳ７
ステム５の両方におけるプログラミング・エラー及び故
障を分離し且つ修正することによって修復を容易ならし
める機能と、初期プログラノ・・ロード（ＩＰＬ）、レ
ジスタ読取り／書込み動作等の種々のサービスを行う機
能がある。。

保守のための診断ルーチンは磁気ディスク装置６に記憶
されており、ＣＰＵＩ、ＣＣＵ２及びチャネルのいずれ
が故障しても使用可能である。

第２図はＣＣＵ２と２種類の記憶装置１ｏ及び１１との
関係を示している。ＣＣＵ２は制御フロー回路２−１及
びデータ・フロー回路２−２を含む。インターフェース
ｌ０ＣＩ、ｌ０Ｃ２及びＭＩＯＣは母線１３を介して制
御フロー回路２−１に接続され、且つ母線１４を介して
データ・フロー回路２−２に接続されている。

チャネル、ライン・アダプタ及びＭＳシステムに関連し
た入出力母線Ｉ０１、ＩＯ２及びＩＯ３はインターフェ
ースｌ０Ｃ１、ｌ０Ｃ２及びＭＩＯＣに接続されている
。入出力母線Ｉ０１に接続されているライン・アダプタ
ＬＡ−ｎはＤＭＡ回路１２を介して低速記憶装置１０に
アクセスする。記憶制御回路１５は低速記憶装置１０及
び高速記憶装置１１の読取り及び書込みのためのアドレ
ス動作を制御する。

高速記憶装置１１はアドレス母線１６及びデータ母線１
８に接続されている。データ・フロー回路２−２は制御
母線１９の制御の下にアドレス母線１６及びデータ母線
１８を介して２つの記憶装置１０及び１１にアドレス情
報を送り且つデータの読取り及び書込みを行うことがで
きる。制御母線１９の信号は記憶制御回路１５と制御母
線２２及び２０を介して２つの記憶装置１ｏ及び１１へ
伝えられる。

低速記憶装置１０はアドレス情報２ｏ、データ母線２１
及び制御母線２２によって記憶制御回路１５に接続さｎ
ている。記憶制御回路１５はＣＣＵ２又は高速ライン・
アダプタＬＡ−ｎが低速記憶装置１０をアクセスするこ
とを可能ならしめる。

高速ライン・アダプタＬＡ−ｎはＤＭＡ回路１２とアド
レス母線２３、データ母線２４及び制御母線２５によっ
て記憶制御回路１５に接続さｔている。

好適な実施例において、ＣＣＵ　２の動作サイクル時間
は１５０　ｎｓである。高速記憶装置１１は１２６キロ
バイトの容量を有し、低速記憶装置１０は４メガバイト
の容量を有する。高速記憶装置１１の読取りサイクル時
間はＣＣＵ２の１動作サイクル時間（１５０ｎｓ）に等
しく、書込みサイクル時間はＣＣＵ２の２動作サイクル
時間（６００ｎｓ）に等しい。これに対して、低速記憶
装置１０の読取りサイクル時間はＣＣＵ２の３動作サイ
クル時間（４５０ｎｓ）に等しく、書込みサイクル時間
はＣＣＵ２の４動作サイクル時間に等しい。

制御プログラムは２つに分けられている。ＣＰＵ１のた
めのネットワーク制御プログラム監視コード等の頻繁に
使用されるコードは高速記憶装置１１に記憶される。誤
り処理ルーチン等の頻繁に使用されないコードは低速記
憶装置１０に記憶される。同様に、データも２つの記憶
装置に分配される。定数等の頻繁に使用されろデータは
高速記憶装置１１に記憶されろ。又、高速通信線を介し
て送受信されるデータのための記憶域も高速記憶装置１
１内に定められる。頻繁に使用されないデータは低速記
憶装置１０に記憶される。

従って、２つの記憶装置の内容は予め知られているので
、キャノ／ユ・ンステムにおいて用いられている様な高
速記憶装置の内容を管理する手段は必要でない。

次に、データ・フロー回路２−２の詳細を示す第３図を
参照する。これはＩＢＭ３７０５通信制御装置において
用いられている様な５１種類の命令と後で説明する追加
の２種類の命令を含む命令セットを実行する様になって
いる。データ・フロー回路２−２は記憶装置をアドレス
し、論理的及び算術的データ処理を行い、且つ関連する
アダプタを制御することを可能ならしめる。

第３図に示されている様（で、データ・フロー回路２−
２は所定のアドレスによって指定される４０個の汎用レ
ジスタを含むローカル記憶装置ＬＳを有する。これらの
汎用レジスタは命令実行及びデータ処理側例プログラム
によって使用されるものであり、８つずつ５つの群に分
けられている。

これらの群は５つのプログラム・レベルＫ　対応づけら
れている。従って、レジスタの内容を保存することなく
、任意のレベルにおいてプログラムの割込みを起こすこ
とが可能である。

更に、制御プログラムと回路との間の通信に必要な情報
を記憶するために外部レジスタが用いられろ。外部レジ
スタは回路の動作及びプログラムに関する情報を記憶す
る。外部レジスタの内容は人力命令に応じて汎用レジス
タへ転送される。逆に出力命令に応じて選択された汎用
レジスタの内容が外部レジスタへ転送されろ。外部レジ
スタには、次のものがある。

ラギング・アドレス・レジスタ（ＬＡＲ）：実行中の命
令の直ぐ前に実行された命令のアドレスヲ記憶する。こ
のレジスタは各命令の実行の始めに命令アドレス・レジ
スタ（ＩＡＲ）からロードされろ。なお、ＩＡＲの内容
は増分器８８によって適宜更新される。

オペレーション・レジスタ（ｏ　ｐ　）　：　実行中ノ
命令の最初の１６ビツト（・・−フワード）を記憶する
。このレジスタはＣｅＯ２に接続されている記憶装置内
の命令を先取りするための４つのブリフェッチ・レジス
タ（ＰＯＰ：）２５がらＤ−ドされる。

データ・フロー回路２−２は記憶アドレス・レジスタ（
ＳＡＲ）２７、ブリフェッチ命令アドレス・レジスタ（
ＰＦＡＲ）２８及び書込み記憶データ・レジスタ（ＷＳ
ＤＲ）３０を有する。５ＡＲ２７は３つのパリティ・ビ
ットを伴った２２個のアドレス・ピントを記憶する。Ｐ
ＦＡＲ２８には増分器２９が付随している。演算論理回
路ろ１は作業レジスタ（ＷＫＲ）３２に関連シており、
プログラム制御された演舞論理動作を行うために用いら
れる。

インターフェースＭＩＯＣは保守データ・レジスタ（Ｍ
ＤＯＲ）”３３を介してデータ・フロー回路２−２と通
信する。

インターフェースｌ０Ｃ１／ｌ０Ｃ２はレジスタＲＤ＆
０’ＲＡを有する。レジスタＲＤＵ１８ビア　トノ容ｔ
（１６データ・ビット＋２パリテイ・ビット）を有し、
アダプタとやり取りする全てのデータ、制御情報及びア
ドレスのためのバッファとして用いられる。レジスタＲ
Ａば２５ビツトの容駿（２２データ・ビット＋ろパリテ
ィ・ビット）を有する。

読取専用記憶装置（ＲＯ８）３４は、ＣｅＯ２１でおい
て実行される動作を制御するのに必要な制御ワード（Ｃ
Ｗ）を記憶している。

第３図の回路はＩＢＭ３７１］５通信制御装置において
用いられているものと同等であるから、これμ上の詳し
い説明は省くことにする。データの流れは実行される命
令に依存している。

ＩＢＭ３７０５通信装置において用いられている命令セ
ットに対して追加された２つの命令について説明する。

第１の命令は次のフォーマットを有するＲＲ型（レジス
タ対レジスタ）の入出力アダプタ命令工ＯＨである。

０　　１　　　　　　　ろ　　　４５７８　　　　　　
　　　　　　　　　　　　　　　　　　　１５この命令
はフィールドＲ１によって指定さｎろレジスタの内容を
フィールドＲ２によって定められろチャネル又はライン
・アダプタへ転送する動作又はその逆の動作を命じるも
のである。この命４’Ｂｌｄプログラム・レベル１．２
．３又は４においてだけ実行されろ。レベル５において
これを実行しようとすると、レベル１において割込み要
求が生じろ。プロセッサが予定の時間内に有効な応答を
受は取らないときには、［アダプタ応答無し１と称する
レベル１０割込みが起こる。ＣｅＯ２内のレジスタはこ
の命令によってアドレスされない。

Ｘ”°５０”は１６進数５０を表わしている。

第２の命令は次のフォーマントを有するＲＡ型の即値入
出力命令ｌ０ＨＩである。

０　　４５７８　　　　１５１６　　　　　　　　３１
この命令はＲ１によって定められろレジスタの内容を外
部へ転送する動作又はその逆の動作を命じろものである
。外部レジスタは命令の第２のノ・−フワードによって
定められる。この命令はライン・アダプタ又はチャネル
・アダプタをアドレスするために使用可能である。

ＭＳ５は同じ型の命令ＭＩ　ＯＨによってアクセスされ
る。この命令はインターフェースＩＯＣのレジスタＲＤ
及びＲＡを用いろ代りに、データのタメにレジスタＭＤ
ＯＲを用い、アドレス情報のためにレジスタＬＳＡＲを
用いろ。

ＣｅＯ２において、読取専用記憶装置ＲＯ８は演算論理
回路、レジスタ等の踵々の構成要素に関する動作や、ロ
ーカル記憶装置ＬＳ又は主記憶装置（２つの記憶装置１
０及び１１を指す）へのアクセスを制御する。従って、
複数のユーザーのうちの１つにＲＯ８を割当てろことは
、ＣｅＯ２の全てのリソースをそのユーザーに割当てろ
ことを意味する。ＣｅＯ２は主記憶装置に記憶されてい
るプログラムの制御の下に動作する。命令の実行のため
にオペレー／ヨン・コードを解読することに応じてＲＯ
８内の１つ又は複数の制御ワードがアドレスされ、種々
の構成要素の動作を制御するために用いら扛る。

第４図は長時間の動作を行う複数のユーザーからの呼出
しくＢＩＤ）を受けて、これらのユーザーの優先順位に
従い時分割様式で任意のユーザーに記憶装置を選択的に
割当てるために、選択信号を生じる構成を示している。

ユーザー　１は主記憶装置内のプログラムＰＧＭであり
、レジスタＰＯＰ２５にロードされると、信号Ｂ　Ｉ　
Ｄ−ＰＧＭを選択回路ろ５に与える。

ユーザー２はインターフェースｌ０ｃ１及びｌ０Ｃ２を
含む。ユーザー２はＡＩＯ及びＰＩＯと呼ばれる２種類
の動作て関してアダプタがＣｅＯ２と通信することを可
能ならしめろ。ＡＩＯ動作はアダプタによって開始され
ろ動作であり、ＰＩＯ動作は命令ＩＯＨ及びｌ０ＨＩを
用いろプログラムによって開始される動作である。ユー
ザー２は信号Ｂ　Ｉ　Ｄ　−Ｉ　ＯＣＩ／２とインター
フェースが使用中であることを示す信号Ｉ　ＯＣＩ／２
−　ＯＣＣを選択回路３５に与えることができる。

ユーザー３は割込み機構であり、これによって成るプロ
グラム・レベルから一層優先順位の高いプログラム・レ
ベルへの切り替えが可能である。

ユーザー３はプログラム割込み要求信号ＰＧＭ−ｒＮＴ
−ＲＱ及びレベル１において動作が行われていて、任意
の割込み要求が選択可能であることを示す信号ＬＶＬ　
１を選択回路３５に与える。

ユーザー４はＭＳ５であり、信号Ｂ　Ｉ　Ｉ）−ＭＳと
、ＭＳ５がインターフェースｌ０ＣＩ及びｌ０Ｃ２の使
用を必要とする動作を要求していることを示す信号ＭＳ
−ＩＯＣと、ＭＳ５の前の動作乞終らせるための信号Ｍ
Ｓ−Ｒ８Ｔ−ＣＣＵ−ＢＳＹとを生じろ。

ユーザー５はブランチ追跡（ＢＴ）機構である。

これは制御プログラムによって実行されろブランチ動作
に対応するブランチ・アドレス・テーブルを記憶装置に
セットすることを可能ならしめろものであり、信号Ｇｏ
−ＢＴを生じる。

ユーザー６はブランチ・テーブルが充満状態（なるとき
、その開始点へ循環することを可能ならしめるブランチ
追跡循環（ＢＴＷ）機構であり、信号ＢＩＤ−ＢＴＷを
生じる。

選択回路ろ５は種々のピント選択のために、ＣｅＯ２か
ら次の様な制御信号を受は取る様になっている。

動作境界：ＣｅＯ２に２ける全ての動作の最終サイクル
中に生じろ信号。

ハードウェア・エラー制御停止：ＣｅＯ２を停止させる
ハードウェア・エラーが起こるとき生じる信号。

ＳＡＲ書込み：命令アドレス・レジスタにアドレスが書
込まれろとき生じろ信号。

無条件プラ／チ実行中：無条件ブランチが実行されてい
るとき生じろ信号。

条件付きブランチ検出：条件付きブランチが検出される
とき生じる信号。

プログラム・ブラシチ進行：プラ／チを実行すべきとき
生じる信号。

プログラム停止ニブログラムが停止するとき生じる信号
。

プログラム待機ニブログラムが待機しているとき（割込
みは起こらず、レベル５はマスクされている）生じる信
号。

ブランチ及びＰＯＰクリア：前もって命令が記憶されて
いるレジスタＰＯＰをブランチ時に払うために生じる信
号。

ＭＩＯＨ応答保留：ＭＩＯＨがアダプタの応答を待って
いるとき生じる信号。

これらの信号は、これから詳しく説明するＣ６Ｈ５にお
いて発生する。

プログラムは主記憶装置（即ち、低速記憶装置１０及び
高速記憶装置１１）に記憶されている。

命令は命令取出し機構（ＩＰＦ）３６を介してレジスタ
ＰＯＰ２５へ送られる。実行すべき命令は解読器３７に
よって解読される。解読器ろ７はＲＯ８５４に関する制
御ワード・アドレス（ＡＤＤＲ−ＲＯ８）を生じる。こ
のアドレスに応じてＲＯ８６４は１０８ビツトの制御ワ
ードを出力レジスタ４１へ送る。論理回路３８は出力レ
ジスタ４１から制御ワードを受は取り、制御回路３９の
制御の下にこれを処理して機械制御ワードを生じ、レジ
スタ４０へ送る。、制御回路３９はＣＣ［Ｊ２及びユー
ザーから信号を受は取る様になっている。

機械制御ワードの幾つかのビットは母線４２を介して選
択回路６５において用いられ、他のビットはデータ流の
制御や本発明に従った記憶装置の制御のために用いられ
る、 この様な構成は通常のものであり、単に本発明が実施さ
れるノステムの概要を示すために開示されている。

本発明に従って２つの記憶装置の同時使用のために必要
な制御信号を生じる記憶装置取り扱い機構５０が設けら
れている。この機構５０は、第５図に示されている。

第５図において、機構５０は記憶装置に関して、最高優
先順位のユーザーを判定し、場合に応じて、即ちアドレ
ス情報に従ってそのユーザーを低速記憶装置又は高速記
憶装置に割尚てる機能を有する。

この判定技法自体は本発明の本質とは関係なく、特定の
実施状況に依存している。例として選択した実施状況の
場合、記憶装置に関連して次の３つのユーザーがある。

（ａ）ＲＯ８機構ニブログラムの命令の実行、ブランチ
命令に基く命令の取出し、ＭＳ５に関連した記憶動作、
及びブランチ追跡機構に関連した記憶動作のために記憶
装置を必要とする。

（ｂｌ　　命令取出し機構。

（ｃｌＡＩｏ動作を実行するために必要とされる機構。

各ユーザーは記憶装置ユーザーを示す６ビツトの記憶装
置ユーザー標識（ＳＴＵＩ）を有する。

ユーザーが無いときには、５ＴＵＩの３つのピッ）Ａ、
Ｂ、Ｃは０である。

本発明の実施に必要な装置はクロック停止回路５１であ
る。クロック停止回路５１は、成る状況においてＣ６Ｈ
５のクロック５５を停止させるための信号を線５２に生
じろ機能を有する。クロック停止回路５１はレジスタ４
０（第４図）内の機械制御ワードの幾つかのビットを受
は取る。

記憶装置取り扱い機構５０と記憶制御回路１５との間の
インターフェースは次の様な回路を有する。

記憶アドレス・レジスタ（ＳＡＲ）２７：線４９にＳＡ
Ｒ書込み信号が生じるとき情報が書込まれる。その情報
は第ろ図に示されている複数のレジスタのうちの１つか
ら来る。５ＡＲ２７へ情報を送るレジスタは、線５４に
現われるＳＡＲノース信号に依存している。５ＡＲ２７
の出力は記憶制御回路１５及び高速記憶装置１１につな
がっているアドレス母線１６へ送り出される。

記憶書込みデータ・レジスタ（ＷＳＤＲ）３０：書込み
動作中に記憶装置へ送られるべきデータを受入れるため
のレジスタである。そのデータは線５６に現われるＷＳ
ＤＲソース信号によって指定される第３図のレジスタか
ら供給され、線５５にＷＳＤＲ書込み信号が生じるとき
ＷＳＤＲ３０に書込まれる。

線５７のデータ書込み信号は、書込み動作中にＷＳＤＲ
３０の内容を母線１８、ひいては記憶制御回路１５及び
高速記憶装置１１へ送る様にゲート５８を付勢する。

読取動作中、母線１８に現われるデータは第６図の適当
なレジスタへ転送される。

線５９のＲ／Ｗ信号は読取り動作及び書込み動作のいず
れかを指定する。

線６００バイト選択信号は記憶装置へ書込むべきバイト
（８ビツト）を選択する。

線６０の記憶開始信号は記憶装置に関する動作の開始を
示す。

線４９．５４乃至５７、及び５９乃至６１の信号は、レ
ジスタ４０から記憶制御母線４３に送り出される複数の
ピントに基いている。

クロック停止回路５１は記憶装置ユーザー・コード５Ｔ
ＵＩのろビットとレジスタ４０からの複数のピットを受
は取る。これについては後で第６図を参照して詳しく説
明する。

記憶制御回路１５は、記憶装置に関する動作が終るとき
、即ち書込み動作において記憶装置にデータが書込塘れ
てしまうとき又は読取り動作において記憶装置から母線
１８にデータが取り出されてしまうとき、線６２に信号
を生じる。

第６図に示されている様にクロック停止回路５１は２つ
の論理回路６５及び６６を有する。論理回路６５におい
て、ラッチ７０はレジスタ４０から線４９を介してＳＡ
Ｒ書込み信号を受は取り、ラッチ７１？叶レジスタ４０
から線７３を介して記憶装置使用中停止ｆ−（Ｓ　Ｂ停
止ト）信号を受は取る。

レジスタ４０から生じる信号は開削ワードの６宋のビッ
トに依存している。ランチ７２ｔｄレジスタ４０から線
７４を介して記憶装置使用中リセット信号を受は取る。

この信号は記憶装置に関する動作において記憶装置使用
中状態でなく々ると玉、即ち記憶許容信号が記憶制御回
路１５から生じることに基いている。

オア回路７５１１ラノ千７１の出力とレジスタ４０から
線８０に生じる条件付きブランチ信号とを受は取る。条
条付きブランチ信号は条件付きブランチが検出されたこ
とを示している。オア回路７５は記憶装置の使用を必要
とする動作が実行されつつあることを示す信号を線８１
に生じる。オア回路７６は条件付きブランチ信号とラッ
チ７０の出力とを受は取る。

論理回路６６において、オア回路７７はＳＴＵ■回路９
０から記憶装置ニーぜ一標識の６つのピットを受は取る
。アンド回路７８はオア回路７７の出力と反転器８９か
ら生じる記憶許容信号とを受は取り、配憶装置使用中（
ＳＢ）信号を線８２に生じる。

アンド回路７９はオア回路７５の出力と線８２の記憶装
置使用中信号を受は取り、ＣＣＵ２のクロック５３を停
止させるクロック停止信号を線５２に生じる。

即ち、線７３のＳＢ停止信号及び線８０の条件付きブラ
ンチ信号は共に記憶装置の使用を暗示するので、線８２
にＢＳ信号が生じるとき、オア回路７５及びアンド回路
７９を介してクロック５ろを停止させる様になっている
のである。従って、制仙ワードの実行は、線６２に記憶
許容信号が生じるまで延期される。記憶許容信号は記憶
装置に関する動作が終ったことを示しており、反転器８
９及びアンド回路７８を介して線８２のＳＢ倍信号消滅
させる。

５ＴＵＩ回路９０内の記憶装置ユーザー標識の３つのピ
ントのうちの１つがオンになると直ぐ：Ｃオア回路７７
及びアンド回路７８の働きによって、線８２にＳＢ倍信
号生じる。６つのピントのうちのいずれかがオンになる
ことは、記憶装置のユーザーがあることを示し、従って
、線６２の記憶許容信号は低レベルである。記憶装置ユ
ーザー標識は、５ＡＲ２７（第６図）に情報が書込まれ
ろとき、即ち記憶装置に関する動作の開始時に、オア回
路７６の出力の制御の下にセットされろ。５ＡＲ２７に
対する書込みは、ＲＯ８３４内の制御ワードがそｎを要
求する。とき（ランチ７０の出力に反映される）又は条
件付きブランチ等の特別の状態になるとき行われる。オ
ア回路７６がこれを検出する様になっている。

ラッチ７２の出力は５ＴＵＩ回路９Ｑの記憶装置ユーザ
ー標識をリセットする。こｎに応じて、線８２の配憶装
置ＳＢ信号はオフになる。

ＣＣＵ２を制御するＲＯ８ろ４内のコードは２つの記憶
装置１０及び１１に適合しなければならず、前述のクロ
ック停止機能を利用する。

第１表はフルワード（４バイト）のローディング動作の
ための制御ワードの内容を表わしている。

記憶装置に関する動作は４バイト並列様式で行われるの
である。

第７図はフルワードのローディング動作に関するＣＣＵ
２の動作タイミングを示している。

ＳＡＲビット６（ＳＡＲ２７内のピント６）が０か１か
に応じて２つのシーケンスのいずれがが用いられる。そ
れは、５ＡＲ２７内の最後の２ピツト、即ちビット６及
び７がワード内のどのバイトをアドレスするかを定めて
いることによる。その関係は次の如くである。

ＳＡＲビット６０　　　　　　０　　　　　　１　　　
　　　１ＳＡＲビツト７０　　　　　　　１　　　　　
　　　Ｑ　　　　　　　１結局、ＳＡＲビット６が１の
ときには、記憶装置を２回アクセスすることが必要であ
る。即ち、１回目のアクセスでバイト３及び４をロード
し、２回目のアクセスで次のワードのバイト１及び２を
ロードすることが必要である。ＳＡＲビット６がＯのと
きには、４つのバイトは１回のアクセスでロードされる
。

前述の様に第１表はＣＣＵ２におけろ制御ワードの系列
を示しており、第７図はサイクルの系列を示している。

複数のサイクルが１つの制御ワードに対応している場合
もある。ＲＯ８３４のアドレスは個々の制御ワードに対
応している。各制御ワードは次の制御ワードのアドレス
を含んでいろ。

アドレスＩＦＦは使用されない。即ち、これは最後の制
御ワードに含まれている。

ＲＯ８−ＢＤＹビットは動作の終りを示す。

制御ワード１内のＳＢ停止ビットは記憶装置が使用され
ているときクロックを停止させる働きをする。即ち、読
取り動作は記憶装置の資源を利用するので、記憶装置が
使用中のときには実行できない。記憶装置が遊休状態に
なると、クロックは再始動される。

同様に、制御ワード２内のＳＢ停止ピットは所望のデー
タが記憶装置から得らｎない限りクロックを停止させる
働きをする。前述の線４９．７ろ及び７４の信号に対応
するビットは次の様に記憶装置の動作を制御するマイク
ロプログラムによって使用されろ。

（１）複数のユーザーによる同時使用を回避する（制御
ワード１内のＳＢ停止ビット）。

（２）読取り動作中、記憶装置からデータが取り出され
るのを待つ（制御ワード２内のＳＢ停止ピッ　ト　）　
。

（ろ）次のユーザーへ移す前に成るユーザーについて記
憶装置使用中状態を維持する。

制御ワード２が実行されるとき、アドレス１９０又は１
９１における制御ワード６へのブランチが行われる。い
ずれの場合も、次のＲＯＳアドレスによって制御ワード
３が指定されろ。ＳＡＲビット６が０のとき、このアド
レスは変更されず、アドレス１９０における制御ワード
３が用いられる。ＳＡＲビット６が１のときには、アド
レスの最下位のビットが強制的に１に変更されるっ従っ
て、アドレス１９０でなく、アドレス１９１０制御ワー
ド６が用いられる。これはストローブ・ビットＳＴＢの
制御の下に行われる。

第７図は、アトＩ／スされた記憶装置が低速記憶装置で
あり、従って２サイクルの読取り動作を・Ｖ要とする場
合のタイミング図である３゜従って、制御ワードは２サ
イクル（サイクル２及び３）にわたって用℃・られろ。

波形ＡはＳＡＲ書込み信号、波形Ｂは記憶開始信号、波
形Ｃは記憶許容信号、波形りは記憶装置Ｓ　Ｂ　ＩＪ上
セツト号、波形ＥはＳＢ倍信号ある。

一番下の行に示されて（・る白し・矢印は、ＳＢビット
のテストの結果、次の制御ワードの実行を可能ならしめ
ることを示している。一方、黒い矢印は、このテストの
結果、クロックを停止させて次の制御ワードの実行を遅
延させろことを示している。

一層動作速度の遅い記憶装置の場合には、２サイクルよ
り多くのサイクルにわたってクロックを停止させること
が行われる。これに対して、一層高速度の記憶装置の場
合には、クロックは停止されず、読取り動作中データは
即座に得られる。

ＳＢ倍信号びＳＢ停止信号はクロックを停止させる。停
止させられたクロックは、その後、記憶許容信号又はＳ
　Ｂ　ＩＪ上セツト号が生じるとき再始動される。

【図面の簡単な説明】

第１図は本発明が実施されるデータ処理システムを示す
図、第２図は本発明による中央制御装置と記憶装置との
関係を示す図、第３図は中央制御装置内のデータ・フロ
ー回路を示す図、第４図は機械制御ワードを生じる回路
及びそれに関連した回路を示す図、第５図は記憶装置取
り扱い機構を示す図、第６図はクロック停止回路を示す
図、第７図はフルワード・ローディング動作中の中央制
御装置の動作タイミングを示す図である。 ２・・・・中央制御装置（ＣＣＵ）、１０・・・・低速
記憶装置、１１・・・・高速記憶装置、１５・・・・記
憶制御回路、５１・・・・クロック停止回路。 出願人インターナショナノいビン木ス・マシーンズ・コ
ーポレーション第１頁の続き ０発　明　者　リチャード・ウオーラーアメリカ合衆国
ノースカロライ ナ州チャペル・ヒル・ベニント ン・ドライブ２０５番地

Claims (1)

【特許請求の範囲】
1. アドレス母線、データ母線及び制御母線を介して接続さ
   れている記憶装置内のプログラムの制御の下に所定のク
   ロック速度で動作する制御装置を含むデータ処理装置で
   あって、上記記憶装置が、使用頻度の高い命令及びデー
   タを記憶する少なくとも１つの高速記憶装置と使用頻度
   の低い命令及びデータを記憶する少なくとも１つの低速
   記憶装置とを有し、上記制御装置が、上記記憶装置の使
   用を必要とする動作が行われることを示す信号及び少な
   くとも１つの記憶装置が使用中であることを示す信号を
   受は取ってクロックを停止させる手段を有することを特
   徴とするデータ処理装置。