JPS6217261B2 - - Google Patents

Description

【発明の詳細な説明】 ＜概要＞ 通信制御装置の制御実行内容は結合している回
線の種別や結合する装置によつて手順も実行内容
も異り、手順実行プログラムも回線種別回線別に
作業内容に合わせて用意しておく必要があるが、
これを必要に応じて引き当てるための対応アドレ
ス変換をプロセツサの論理処理で行うと時間とプ
ログラム処理負荷が大きい。本願ではこれに対し
用意する手順実行プログラムを引き当てるための
論理アドレス空間は１回線分すなわちL₁〜Lnと
し実際のプログラム内容は物理アドレス空間に
夫々アドレス割りして、L₁用としてL₁と同じサ
イズの領域をP₁個、同じくLj用としてPj個、Ln
用としてPn個分夫夫割付けて用意するととも
に、Lk（但し１≦ｋ≦ｎ）の領域アドレスと回
線情報をもとに夫々の領域にどれを引きあてるか
の変換情報をセツトするアドレス置換レジスタと
論理手段を用いて所望の内容が格納されている物
理空間上の領域の物理アドレスを作つて自動置換
するもの、アドレスマツピングによればきわめて
簡単なハードとハード処理で可能。

＜産業上の利用分野＞ 本発明は情報処理装置システムに係り、特にデ
ータ処理情報と回線を介して結合する装置間の中
介を行う回線制御装置に関する。

＜従来技術と問題点＞ 従来の通信制御装置の構成例を第１図に示す。
図に示す如くこの通信制御装置５０は記憶装置３
（メモリ）に格納されている通信制御プログラム
をプロセツサ１が回線制御回路２（LCF）経由
の回線先からの要求情報や、インタフエース回路
４（IFC）経由のデータ処理装置からの要求情報
にもとずき、必要なプログラム内容の格納されて
いる物理アドレス領域の内容を実質的に順次引き
当て実行することにより行われる。

このためには通常プロセツサ１が、フエツチ可
能なアドレス空間に割当てられた論理アドレスを
選択することによりメモリ３より内容をフエツチ
して実行される。

処理内容が一つの場合はアドレス対応は１対１
であるのでこれて良いが、通常、通信制御装置５
０は多数の回線との対応処理を可能とするため回
線種毎の回線制御語（LCW）と、回線毎のLCF
ハードレジスタ（図ではＬ_A0〜Ｌ_A31）と、回線
に対応する通信制御プログラムが複数種用意され
ており、これらはメモリ３内あるいは図示されて
いない外部メモリに用意されており、これら物理
アドレス空間上にアドレス付された実際の内容を
フエツチする場合の引き当て対応は論理アドレス
を論理アドレス空間上でインデツクスレジスタ等
によつてアドレス修飾することにより行なわれ、
アドレス修飾は回線番号及び又は、制御手順番号
（PCD）にもとずいて行われる。

しかしこうしたアドレス修飾は通信制御装置が
本来直接目的とする処理ではなく、出来ればない
方が望ましいが、現実には送受信文字の一文字当
りの処理時間の30〜40％になることもある。

＜課題＞ 本願の課題は上記にかんがみこうしたアドレス
修飾処理を簡単なアドレス変換手段（アドレス変
換レジスタと論理手段）を用意することと、論理
アドレス領域にフエツチする内容実体であるプロ
グラムを収納している各領域を論理アドレスで領
域割りされた各領域L₁〜Lnの夫々の大きさと合
わせて物理アドレス上で割付け（マツピング）す
ることにより簡単に実現することである。

＜解決の手段＞ そのため基本構成として回線接続機構と、制御
用のプログラムを実行するプロセツサと、メモリ
（作業メモリ用と内蔵プログラム格納用）と、内
蔵したプログラムを持つており、上記の処理装置
との接続手段も持つており、処理装置又は回線に
接続した装置からの要求に応じて通信制御（受付
転送の手順実行やデータの型式変換等）を作う通
信制御装置において、まずプロセツサがフエツチ
可能な論理アドレス空間であつて、従来の技術で
はマルチ回線の場合回線毎にアドレス修飾を行う
領域（LCW、LCFハードレジスタ、および制御
手順プログラムを手順段階と回線情報をもとに具
体的に構成対応付けするための作業領域とデータ
収容領域）として１回線処理対応分の領域L₁〜
Lnを割当てる。

一方この領域をプロセツサが論理アドレスで指
示したときこれら領域を云わば窓として具体的な
プログラム内容と対応付けるためのアドレス修飾
情報｛具体的には回線番号と制御手順番号
（PCD）｝の方は領域L₁〜Lnに対応して用意した
最大ｎ個のアドレス置換レジスタにセツトしてお
き、プロセツサが論理アドレスで定義される領域
Lkをフエツチ指示し場合に前記アドレス置換レ
ジスタにセツトされた値をもとに（これらのデー
タをもとに）、メモリの物理アドレス空間の方に
用意され格納されている実際のプログラム中の所
望のものが格納されているばしよの物理アドレス
を作成して、その論理アドレスと対応付けること
により、プロセツサの方はいつも１回線分の論理
アドレスで指示される領域の窓を指示するのみで
その窓から処理実行手順上その回線制御にその時
必要なプログラムとフエツチすることが出来る。

なを上記アドレス修飾変換を出来る限り簡単に
するためには前記論理アドレス領域L₁…………
Lnの夫々に対応してLkと同サイズの物理アドレ
ス領域をL₁に対しP₁個、L₂に対しL₂個…………
Lnに対してPn個として同一サイズブロツクで割
り付けるとアドレス変換はきわめて簡単になり
Lkの論理アドレスに最初の物理アドレスの先頭
値とLk_-1までのZk_-1Pj分の物理アドレスの累積
値とを加えたものに、当該Lkの領域のために用
意されたPk個中の何番目をえらぶかにより加算
される分を加えることで引当て用の内容の格納さ
れている領域の物理アドレスと対応付けることが
出来る。そしてこの場合Lkの領域で引き当てら
れるべく用意されたPk個分の物理アドレスで管
理される領域中の最初のものは、論理アドレス
Lkに対し物理アドレス対応補正値としてL₁の論
理アドレスの先頭値と、L₁のために物理アドレ
ス空間に用意して同サイズP₁個の領域の最初のも
のの先頭アドレスの差分を固定補正値とし、あと
はどのP₁個中の順のものが指定されるかによつて
単位の領域分のアドレスを加算することで対応変
換アドレスが作成出来る。

（なを物理アドレス側の格納領域がグループ別
にとびとびの時はその都度先頭アドレスが必要）
そしてこの作業を行うためのデータのうちLkに
Pk中の何番を指定するかは前記回線手順番号と
制御手順番号（PCD）にもとずき、夫々のアド
レス変換レジスタにセツトされておればあとは実
行加算又はビツト合成のみでアドレス変換は可能
である。

なを上記関係はその前までの固定補正値がそれ
以前のアドレス変換レジスタの値から計算加能で
あつたりそのアドレス置換レジスタに固定値とし
て用意されておればLkの論理アドレス領域にお
けるアドレス変換も原理的には同じ手法で可能で
ある。

＜作用＞ こうして論理アドレス領域L₁〜Lnに対応して
Lkと同サイズの１ケ以上のLk対応の領域を物理
アドレス上に用意し、論理アドレス領域としては
１回線分の領域を物理アドレスに対する窓とし
て、窓に所望の物理アドレスの所に格納してある
プログラムと引きあて結合するアドレス変換をア
ドレス置換レジスタと論理手段で実行させること
によりプロセツサの処理から見た通信制御プログ
ラムとしては、回線番号を意識した処理なしで回
線制御が実行出来ることとなり通信制御プログラ
ムの設計が簡単になるとともに処理性能（速度）
が大幅に向上する。

特にアドレス修飾をプロセツサの処理とする場
合には複数のプログラム分も論理アドレス上の管
理となつていたため論理空間の占有率の問題にか
らまる容量制限があつたのが大幅に緩和される。
また、用意すべきプログラムの量も少くなる。

＜実施例＞ 第２図は本発明の一実施例の説明図であり、第
１図の従来例と対比されるものである。

構成付番として共通なものは基本的に同付番で
ありプロセツサ１と回線接続機構２（LCF）（内
部構成としての個々の回線用のLCFハードレジ
スタＬ_A0〜Ｌ_A31をもつものの総称）もメモリ３
もIFC４もハードとしては同名同番で呼ぶことと
し、新しいものには新付番を取ることとするまた
第３図以下は本発明の一実施例を補足するもので
内容の細部を例示するものである。

第３図付の中央は論理アドレスでアドレス割り
された論理アドレス空間又は領域を表し、左右に
点線、又は横位置に対応付けて付加された内容は
その論理アドレスの領域に選択的に対応付けられ
るべく用意された物理空間上のアドレス領域に用
意されたすなわち論理アドレス領域Lkに対応し
て同サイズで用意されたPk個の物理アドレス割
りされた領域と夫々の内容を説明するもの、第５
図は第３図の引番１３の領域の補足図、第４図は
第２図のプロセツサPU１の実施例としての具体
内容説明図、第６図は第２図のアドレスデコーダ
５の実施例としての具体内容の補足図、第７図は
第２図のアドレス作成回路１０の実施例としての
具体内容の補足図、第８図は第２図のアドレス作
成回路１１の実施例としての具体内容の補足図、
第９図は第２図の構成下でのプロセツサ１の前処
理作業としてのアドレス変換用のハードレジスタ
セツトを行うインタラクシヨンの流れの補足図を
示す。

第２図に従つてマツピングするとプロセツサ１
はLCF２中のいずれかのLCFハードレジスタや
LFC４からの回線要求により例えばLA１からの
割込要求が発生すると（受付けると）例えば第３
図のROM９の内蔵プログラムにより第９図に示
す如き割込処理に入つて回線番号を認識し、回線
番号レジスタ８（LNレジスタ第２図又は第３
図）の回線番号をセツトしセツトされた回線番号
に対応する回線制御語（LCW）をアクセスして
対応する制御手順番号（PCD）を得て制御手順
レジスタ９（PCDレジスタ；第２図又は第３
図）に制御手順番号をセツトすることでプロセツ
サ１の受付作業区分としての割込処理をおわり、
次いて本来の通信制御プログラムの論理アドレス
によるエントリアドレスにジヤンプする。そして
アドレス変換の対応処理を実行する方の構成はこ
うして回線番号が認識され（LA（ｘ）が認識さ
れ）LNレジスタ８とPCDレジスタ９に所定値が
セツトされたことを条件とし、セツトされた値
と、プロセツサ１の通信制御プログラムの実行に
伴つてLCWとLCFハードレジスタ（例えばLA
（ｘ））の論理アドレスの選択が行われると、その
アドレスがアドレスデコーダに５検出され、デコ
ード信号S₁，S₂，…………S₅およびB₃，B₄（但
しS₁はPCDアドレス９の、又S₂はLNレジスタ８
の選択信号、S₃とB₄はPCDレジスタ９の出力B₅
とともにPCD側のアドレス作成回路１１のアド
レス作成のためのデコード信号、S₄，S₅，B₃は
LCレジスタ８の出力B₆ともにLCW側のアドレス
作成回路１０のアドレス作成のためのデコード信
号を示す。）が作成される。

なお、Ｂはアドレスバスでプロセツサ１からの
メモリアドレス情報であり、以下の図では
MA_0〜15の16ビツトで構成されていることとし
（MA₀が最上位ビツト）B₂の方はデータバスで以
下の図ではP_0〜7の８ビツトで示している。また
C₁，C₂，C₃はコントロールバスでC₁はB₂のデー
タの有効性、C₂は転送方向C₃は割込要求用のも
のとする。

また６と７はアンド回路、１２はオア回路を示
す。

第２図の構成ではプロセツサ１の論理アドレス
上の通信制御プログラムに割り付ける論理アドレ
ス領域として第３図対応で云えばPUアドレスの
16進表現によるアドレス0000から007F（0080の
前）までの128バイトの分が１回線容量の回線制
御語LCWのフエツチ領域であり、この領域にフ
エツチする内容をサポートする物理アドレス領域
は物理アドレスこれも16進表現で0000〜128バイ
トの単位の領域が連続32個（LcWO〜LCW３１
まで）分用意され夫々に夫々の回線用の回線制御
語が格納されておりこの領域をLN用のレジスタ
８の側のセツト値によつて（この例の場合は物理
アドレスの先頭も物理アドレスの先頭もともに
0000だから固定プリセツト値はゼロである。）論
理アドレスにセツト値以前のブロツク分の128バ
イトのアドレスを加算したアドレスを作るのがア
ドレス作成回路１０の作業である。また次の0080
〜00AF（00B0の前）までの48バイトはCCU制御
用のコントロールレジスタの物理アドレスと対応
させられるものであつて論理アドレス00A0の領
域は制御手順番号をセツトするPCDレジスタと
して物理アドレス側と対応し、論理アドレス
00A1の領域は回線番号をセツトするLNレジスタ
として物理アドレス側と対応するまた論理アドレ
ス00B0から00BFまでの16バイトは１回線容量の
LCFハードレジスタ（LA_1〜31のいずれかを引き
当てる）ここにもLN用のレジスタのセツト値に
より32回線分のいずれか用として用意した領域の
物理アドレスと対応付けられる。また論理アドレ
スA000からBFFF（C000の前）までの8Kバイト
は１個の制御手順に対応した通信制御プログラム
に割り付けられた領域でありここにもこの例では
8Kバイトの領域16個分128Kバイト分の各種の通
信制御プログラムを格納したメモリ上の物理アド
レスで割付けられたメモリ領域を用意しており、
上記PCDレジスタ９の値にもとずくアドレス作
成回路１１のアドレス対応付け加算（合成）によ
りいずれかの物理アドレス領域に対応する通信制
御プログラムとの物理アドレスと対応付けられる
様になつている。また論理アドレスF000から
FFFFまでの4Kバイトの領域は割込制御や、
1PL、パネル制御等の基本制御手順（基本OS）
を駐在させる領域であり内容はここではROM１
７により供給される。こうしてプロセツサ１より
見える通信制御処理実行上の論理アドレスは、
（前処理としての割込処理による修飾用のパラメ
ータの決定；“レジスタ８，９のセツトとデコー
ダ入力としての回線番号の決定”は伴うが）いつ
も同じ論理アドレス領域を指定すればその領域を
窓として必要なプログラムと対応が取れるので、
アドレス管理としてはきわめて簡単になる。

第２図について第６、第７、第８図と対応付け
て補足すると、S₁とS₂はPCDレジスタ９がLNレ
ジスタ８を選択する信号であることは先にのべた
通り、またB₂はデータバスであることも先にの
べた通りで、S₁又はS₂をゲートとしてLNレジス
タ８に回線番号、PCPレジスタ９に制御手順番号
がセツトされる。S₃，S₄，S₅、は夫々通信制御プ
ログラムの領域、LCWの領域、LCFのLCFハー
ドレジスタ（MA_0〜31のいずれか）が選択された
ことを示す信号、またB₃は状態信号の−ｘで
S₁，S₂，S₃，S₄，S₅のいずれかのオン（オア条
件）でプロセツサ１からのアドレス信号（MA₀
〜MA₁₅；ゲートされなければB₁と同じ）がその
まま出力される出力ゲートB₄はB₃の逆条件の場
合すなわちS₁，S₂，S₃，S₄，S₅のいずれかがオン
以外の場合に、プロセツサ１からのアドレス信号
をそのまま出力する出力ゲートであり、B₄の出
力は物理アドレス作成の実アドレスの下位16ビツ
ト（領域内の対応付け）となる。LN用のレジス
タ８はここではLN３〜７までの５ビツトアドレ
スでありS₂がオンとなるとデータバスB₂から
B_3〜7の５ビツトがセツトされるB₆としてはLN用
のレジスタ８の内容が出力される。

PCD用のプロセツサ９はここではPD_4〜7まで
の４ビツトで構成され、（16種だから）S₁がオン
となるとデータバスB₂を介してB_4〜7の情報がセ
ツトされる。またB₅としてはPCD用のレジスタ
９の値が出力される。

アドレス作成回路１０の方はLCW領域側のア
ドレス作成回路であり第７図対応である。すなわ
ちプロセツサ１によりLCW領域が選択されて領
域選択指定信号S₄がオンになるとアドレス作成回
路１０でLCWの先頭アドレス（物理アドレスの
ビツト上位）、LNレジスタ８の値（物理アドレス
のビツト中位）論理アドレス（物理アドレスのビ
ツト下位）が加算合成されて変換物理アドレスを
作りB₈として出力する。

またプロセツサ１よりLCFハードレジスタの
いずれかが選択されてS₅がオンとなると、LCF
ハードレジスタ｛LA（ｘ）｝の先頭アドレスと
（上位）、LNレジスタ８の内容（中位）、論理アド
レス（下位）を加算合成して変換処理アドレスを
作り信号B₉として出力する。なお第７図を補足
するなら200はLCWの先頭アドレスが設定されて
いるレジスタでB₈の上位の０〜７ビツトまでに
対応付けられるもののソースを示し、B₆は上記
LN₃からLN₇までの５ビツトでB₈の中位の８ビツ
トから12ビツトまでの物理アドレスのソースを示
す。またB₃は上記論理アドレスの下位７ビツト
（MA₉〜MA₁₅まで）であつてB₈では下位構成ビツ
トの13から19ビツトまでに対応する。

また２０１はLCFハードレジスタの方の先頭
アドレスの設定レジスタでこのLCFハードレジ
スタ選択アドレス７ビツトでB₉の物理アドレス
の上位７ビツトの分、B₆の５ビツトでB₉の物理
アドレスの中位５ビツトの分、B₃の論理アドレ
スの下位４ビツト（MA12からMA15まで）でB₉
の物理アドレスの下位４ビツトを加算合成するこ
とを示している。

また第８図を補足するなら３００は通信制御プ
ログラムの物理先頭アドレスの設定レジスタであ
り20ビツト構成の物理アドレス中の上位３ビツト
を設定するものであり、プロセツサ１により通信
制御プログラム領域の場合アドレスが選択されて
S₃がオンになると上記領域先頭アドレスの上位３
ビツトを通信制御プログラムが存在している物理
領域の先頭アドレスから変換処理アドレスの上位
３ビツトを構成し、PCD用のレジスタ９のセツ
ト信号B₅の４ビツト（PD4〜PD7）で中位４ビツ
トを構成し、B₃からの論理アドレスの下位13ビ
ツト（MA3〜MA15）で変換物理アドレスの下位
アドレスビツトを構成することを示している。

以上第２図の動作を第３図の具体的アドレス割
りと第６図のデコーダの具体例、第７図のアドレ
ス作成回路１０の具体例、第８図のアドレス作成
回路１１の具体例を引いて説明したが、要はここ
でハード構成となるレジスタは実際にはプロセツ
サ１の論理アドレス空間上で対応付けられるメモ
リ３上の作業領域であり論理手段の方はデコーダ
とビツト合成回路だけで論理段数も少く構成も簡
単でありきわめて簡単に高速に実現出来る。

また実施例では具体的領域割付を数まで設定し
て説明するためビツト構成まで示したが、これら
はそれぞれの論理領域の窓の大きさと窓に対応し
て用意した複数の物理展開領域の設定数により定
まるものであることであつて回路の具体構成はあ
くまでも例示である。

＜効果＞ 以上説明して来た如く本発明によればプロセツ
サの回線制御を実行する論理アドレス領域は１回
線分を用意し、プロセツサの方は、一部の前処理
を除いて、回線を意識することなく実行手順とし
てはいつも同じ１回線分の領域内のアドレスを指
示するだけで特定の処理に対応したプログラムを
直接に近くフエツチ出来るためプログラムの処理
負荷の軽減と高速化し、また、通信制御プログラ
ムの設計の簡単化にきわめて有力であるにもかか
わらず挿入したハードの方はごく簡単にわずかの
コストで実現出来ると云う特徴ある効果を持つも
のである。

【図面の簡単な説明】

第１図は従来例の説明図、第２図は本発明の一
実施例の説明図、第３図は第２図の主補足図でプ
ロセツサ１の論理アドレス領域とメモリ３等の物
理アドレス領域に展開されるプログラムやデータ
の対応図、第４図以下第８図までは第２図又は第
３図の補足図で第２図、又は第３図でマツピング
された各部の実施例としての具体的構成内容の説
明図、第９図は前処理としての第２図の構成下で
のプロセツサ１とアドレス変換用ハードとの間の
インタラクシヨンの流れの補足図を示す。 図中１はプロセツサ（PU）、２は回線接続機構
の総称（LCF）、なおLCFハードレジスタとは内
容構成としてのLA₀〜LA₃₁のいずれかを示すもの
とする。また３はメモリ、４はインタフエース制
御回路（IFC）を示す。また５はアドレスデコー
ダ、６はアンド回路、７と１２はオア回路、８と
９は夫々LN用のレジスタとPCD用のレジスタを
示す。また１０と１１は夫々LN用のアドレス作
成回路とPCD用のアドレス作成回路を示す。な
をB₁はアドレスバスB₂はデータバスを示す。

Claims (1)

1. 【特許請求の範囲】 １ 回線接続機構と、メモリと、制御用のプロセ
   ツサを有し、内蔵したプログラムを実行すること
   により上位の処理装置と回線との間の通信制御を
   行う通信制御装置において、 前記プログラムを実行するプロセツサが該プロ
   セツサの論理アドレスで管理するアドレス空間に
   論理アドレスで領域割りされた論理アドレス領域
   L₁，L₂，…………Lnを設け、 上記論理アドレス領域L₁，L₂，…………Ln、
   の夫々に対応して、夫々の領域の大きを単位とし
   て夫々の領域と同サイズで物理アドレス空間上に
   用意され、物理アドレスでアドレス付けされ領域
   区分された領域を、L₁用P₁個、Lj用Pj個、Ln用
   Pn個、夫々用意し、該領域に夫々の論理アドレ
   ス領域Lk（但し１≦Ｋ≦ｎ）に対応して夫々Pk
   個のプログラム又は作業空間を用意するととも
   に、 プロセツサが要求を受けた回線情報と制御実行
   手順に伴つて選択する論理アドレス領域Lkの選
   択情報をもとに論理アドレス領域Lkに対して物
   理アドレス領域に展開されているPk個の領域の
   いずれかを対応付けるための対応アドレス置換情
   報をセツトするアドレス置換用のレジスタを論理
   アドレス領域対応で最大ｎ個用意し、 アドレス作成手段により論理アドレス領域Lk
   に対応する内容が格納されている物理アドレス領
   域の対応物理アドレスと上記アドレス置換用のレ
   ジスタの値により論理アドレス領域と所定物理ア
   ドレス領域を対応付け、領域内の論理アドレスに
   より該物理アドレス領域内のアドレスとなる物理
   アドレスを作成することを特徴とする通信制御装
   置。 ２ 前記論理アドレス領域Lkのアドレスがフエ
   ツチされた時、該アドレスの領域情報と、先に回
   線情報にもとずきセツトされたアドレス置換レジ
   スタの値をもとに前記アドレス作成手段で作成し
   た物理アドレスに対応する位置のメモリ内容を引
   き当てることを特徴とする特許請求の範囲第１項
   記載の通信制御装置。