JP3244738B2 - 通信制御装置 - Google Patents
通信制御装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、データ通信制御技術、
さらにはＨＤＬＣ(Ｈｉｇｈ Ｌｅｖｅｌ Ｄａｔａ Ｌｉ
ｎｋ Ｃｏｎｔｒｏｌ）方式のデータ通信を可能とする
通信制御装置に関し、例えば通信制御用プロトコルコン
トローラに適用して有効な技術に関するものである。
さらにはＨＤＬＣ(Ｈｉｇｈ Ｌｅｖｅｌ Ｄａｔａ Ｌｉ
ｎｋ Ｃｏｎｔｒｏｌ）方式のデータ通信を可能とする
通信制御装置に関し、例えば通信制御用プロトコルコン
トローラに適用して有効な技術に関するものである。
【０００２】
【従来の技術】ホスト通信機能モジュールと端末通信機
能モジュールとの間でデータ通信を行う場合の通信規約
すなわち通信プロトコル若しくはデータ伝送制御手順の
一つとして、ＨＤＬＣ制御手順がある。この制御手順
は、基本的にデータリンクの確立、通信相手の確認、伝
送誤りの検査、受信確認などを規定し、かかるデータ伝
送制御手順に従ってデータ通信を行う場合、ホスト通信
機能モジュールとされる１次局や、端末通信機能モジュ
ールとされる２次局に含まれる通信制御装置がデータ伝
送手順やその他の制御を支援する。
能モジュールとの間でデータ通信を行う場合の通信規約
すなわち通信プロトコル若しくはデータ伝送制御手順の
一つとして、ＨＤＬＣ制御手順がある。この制御手順
は、基本的にデータリンクの確立、通信相手の確認、伝
送誤りの検査、受信確認などを規定し、かかるデータ伝
送制御手順に従ってデータ通信を行う場合、ホスト通信
機能モジュールとされる１次局や、端末通信機能モジュ
ールとされる２次局に含まれる通信制御装置がデータ伝
送手順やその他の制御を支援する。
【０００３】ＨＤＬＣ方式においては、フレームと呼ば
れる転送単位で全ての情報が転送される。フレームは、
フラグ・シーケンス、アドレス・フィールド、制御フィ
ールド、情報フィールド、フレーム検査シーケンス、フ
ラグ・シーケンスからなる。転送する情報は情報フィー
ルドに入れられ、他のフィールドはデータリンク制御の
ために使用される。フレームの開始と終結は、フラグ・
シーケンス（０１１１１１１０）と呼ばれる同期信号で
示される。フレームの同期は１個以上のフラグシーケン
スの送受信によって確立される。１次局は、フレーム送
信後、アイドル・パターン（１１１１１１１１）を送出
する。１次局のアイドル・パターンが（１１１１１１１
１）であるため、フラグ（０１１１１１１１０）との境
界に、２次局に対するデータ送出指示としてのＧＡ（Ｇ
ｏ Ａｈｅａｄ）パターンが形成される。
れる転送単位で全ての情報が転送される。フレームは、
フラグ・シーケンス、アドレス・フィールド、制御フィ
ールド、情報フィールド、フレーム検査シーケンス、フ
ラグ・シーケンスからなる。転送する情報は情報フィー
ルドに入れられ、他のフィールドはデータリンク制御の
ために使用される。フレームの開始と終結は、フラグ・
シーケンス（０１１１１１１０）と呼ばれる同期信号で
示される。フレームの同期は１個以上のフラグシーケン
スの送受信によって確立される。１次局は、フレーム送
信後、アイドル・パターン（１１１１１１１１）を送出
する。１次局のアイドル・パターンが（１１１１１１１
１）であるため、フラグ（０１１１１１１１０）との境
界に、２次局に対するデータ送出指示としてのＧＡ（Ｇ
ｏ Ａｈｅａｄ）パターンが形成される。
【０００４】通信制御用ＬＳＩには、ＨＤＬＣループモ
ードにおいて、図６に示されるようにＧＡパターンの
“０”とクロージングフラグの“０”とを共用する方式
を採用したものと、図７に示されるようにＧＡパターン
の“０”とクロージングフラグの“０”とを共用しない
方式を採用したものとがある。従って、ＧＡパターンの
“０”とクロージングフラグの“０”とを共用する方式
を採用する通信制御装置には、そのような方式に従った
通信制御用ＬＳＩを用いなければならず、また、ＧＡパ
ターンの“０”とクロージングフラグの“０”とを共用
しない方式を採用する通信制御装置には、そのような方
式に従った通信制御用ＬＳＩを用いなければならい。
ードにおいて、図６に示されるようにＧＡパターンの
“０”とクロージングフラグの“０”とを共用する方式
を採用したものと、図７に示されるようにＧＡパターン
の“０”とクロージングフラグの“０”とを共用しない
方式を採用したものとがある。従って、ＧＡパターンの
“０”とクロージングフラグの“０”とを共用する方式
を採用する通信制御装置には、そのような方式に従った
通信制御用ＬＳＩを用いなければならず、また、ＧＡパ
ターンの“０”とクロージングフラグの“０”とを共用
しない方式を採用する通信制御装置には、そのような方
式に従った通信制御用ＬＳＩを用いなければならい。
【０００５】尚、ＨＤＬＣ方式におけるデータ通信制御
について記載された文献の例としては、μＰＤ７２００
１ユーザーズ・マニュアル（日本電気〔株〕１９８６年
６月発行）がある。
について記載された文献の例としては、μＰＤ７２００
１ユーザーズ・マニュアル（日本電気〔株〕１９８６年
６月発行）がある。
【０００６】
【発明が解決しようとする課題】上記のように、ＧＡパ
ターンの“０”とクロージングフラグの“０”とを共用
する方式を採用する通信制御装置には、そのような方式
に従った通信制御用ＬＳＩを用いなければならず、ま
た、ＧＡパターンの“０”とクロージングフラグの
“０”とを共用しない方式を採用する通信制御装置に
は、そのような方式に従った通信制御用ＬＳＩを用いな
ければならない。そのような状況下で、上記両方式に対
応可能な通信制御装置について本発明者が検討したとこ
ろ、そのような装置を従来技術により実現するには、互
いに方式の異なる通信用ＬＳＩをそれぞれ搭載してそれ
を適宜に切換えて使用しなければならないため、製造コ
スト的に、また、それの制御プログラム開発工数の増大
により、非常に困難とされるのが明かとされた。
ターンの“０”とクロージングフラグの“０”とを共用
する方式を採用する通信制御装置には、そのような方式
に従った通信制御用ＬＳＩを用いなければならず、ま
た、ＧＡパターンの“０”とクロージングフラグの
“０”とを共用しない方式を採用する通信制御装置に
は、そのような方式に従った通信制御用ＬＳＩを用いな
ければならない。そのような状況下で、上記両方式に対
応可能な通信制御装置について本発明者が検討したとこ
ろ、そのような装置を従来技術により実現するには、互
いに方式の異なる通信用ＬＳＩをそれぞれ搭載してそれ
を適宜に切換えて使用しなければならないため、製造コ
スト的に、また、それの制御プログラム開発工数の増大
により、非常に困難とされるのが明かとされた。
【０００７】本発明の目的は、ハイレベル・データリン
ク制御方式におけるＧＡパターンとクロージングフラグ
との間で一部ビットが共用されるモードと、それが共用
されないモードとを択一的に選択可能な通信制御装置を
安価に提供することにある。また、本発明の別の目的
は、そのような通信制御装置の小型化を図ることにあ
る。
ク制御方式におけるＧＡパターンとクロージングフラグ
との間で一部ビットが共用されるモードと、それが共用
されないモードとを択一的に選択可能な通信制御装置を
安価に提供することにある。また、本発明の別の目的
は、そのような通信制御装置の小型化を図ることにあ
る。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、ハイレベル・データリンク制御
方式におけるＧＡパターンとクロージングフラグとの間
で一部ビットが共用される第１モード、及びそれが共用
されない第２モードとを、出力制御手段から出力される
ＧＡパターンを変換することで実現するモード切換え手
段を備えて通信制御装置を構成するものである。このと
き、送信制御手段、受信制御手段、及びモード切換え手
段を一つの半導体基板に形成することができる。
方式におけるＧＡパターンとクロージングフラグとの間
で一部ビットが共用される第１モード、及びそれが共用
されない第２モードとを、出力制御手段から出力される
ＧＡパターンを変換することで実現するモード切換え手
段を備えて通信制御装置を構成するものである。このと
き、送信制御手段、受信制御手段、及びモード切換え手
段を一つの半導体基板に形成することができる。
【００１１】
【作用】上記した手段によれば、上記モード変換手段
は、ハイレベル・データリンク制御方式におけるＧＡパ
ターンとクロージングフラグとの間で一部ビットが共用
される第１モード、及びそれが共用されない第２モード
とを、ＧＡパターンを変換することで実現する。このこ
とが、上記第１モードと第２モードとを択一的に選択可
能な通信制御装置の製造コストの低減を可能とする。ま
た、送信制御手段、受信制御手段、プロセッサ、及びモ
ード切換え手段を一つの半導体基板に形成することは、
そのような通信制御装置の小型化を達成する。
は、ハイレベル・データリンク制御方式におけるＧＡパ
ターンとクロージングフラグとの間で一部ビットが共用
される第１モード、及びそれが共用されない第２モード
とを、ＧＡパターンを変換することで実現する。このこ
とが、上記第１モードと第２モードとを択一的に選択可
能な通信制御装置の製造コストの低減を可能とする。ま
た、送信制御手段、受信制御手段、プロセッサ、及びモ
ード切換え手段を一つの半導体基板に形成することは、
そのような通信制御装置の小型化を達成する。
【００１２】
【実施例】図３には本発明の一実施例装置が適用される
ＨＤＬＣループ網システムが示される。
ＨＤＬＣループ網システムが示される。
【００１３】同図に示されるシステムは、特に制限され
ないが、ＨＤＬＣ手順の不平衡型クラスシステムとさ
れ、１次局４１、２次局４２、２次局４３、２次局４４
を含む。１次局４１の送信端子ＴＸは伝送ライン５１を
介して２次局４２の受信端子ＲＸに結合され、２次局４
２の送信端子ＴＸは伝送ライン５２を介して２次局４３
の受信端子ＲＸに結合され、２次局４３の送信端子ＴＸ
は伝送ライン５３を介して２次局４４の受信端子ＲＸに
結合され、２次局４４の送信端子ＴＸは伝送ライン５４
を介して１次局４１の受信端子ＲＸに結合される。その
ようなシステム構成において、１次局４１は所定のコマ
ンドを送信し、２次局４２、２次局４３、又は２次局４
４からのレスポンスを受ける。つまり、１次局４１はデ
ータリンク層の誤り回復に対する責任を有する。２次局
４２、２次局４３、２次局４４は、１次局４１の指示に
より、データリンクの制御機能を有し、１次局４１から
のコマンドを受取ると、それに対するレスポンスを１次
局４１に返す。ＨＤＬＣ手順ではフレーム単位で情報の
転送がなされる。
ないが、ＨＤＬＣ手順の不平衡型クラスシステムとさ
れ、１次局４１、２次局４２、２次局４３、２次局４４
を含む。１次局４１の送信端子ＴＸは伝送ライン５１を
介して２次局４２の受信端子ＲＸに結合され、２次局４
２の送信端子ＴＸは伝送ライン５２を介して２次局４３
の受信端子ＲＸに結合され、２次局４３の送信端子ＴＸ
は伝送ライン５３を介して２次局４４の受信端子ＲＸに
結合され、２次局４４の送信端子ＴＸは伝送ライン５４
を介して１次局４１の受信端子ＲＸに結合される。その
ようなシステム構成において、１次局４１は所定のコマ
ンドを送信し、２次局４２、２次局４３、又は２次局４
４からのレスポンスを受ける。つまり、１次局４１はデ
ータリンク層の誤り回復に対する責任を有する。２次局
４２、２次局４３、２次局４４は、１次局４１の指示に
より、データリンクの制御機能を有し、１次局４１から
のコマンドを受取ると、それに対するレスポンスを１次
局４１に返す。ＨＤＬＣ手順ではフレーム単位で情報の
転送がなされる。
【００１４】２次局４２、２次局４３、２次局４４はそ
れぞれ自局が送信していないときは、自局よりも上位の
局の送信データをそのまま再送信する。自局のデータを
送信するときは、ＧＡパターン（７ＦＨ）を検出して自
局よりも上位の局が送信してないことを確認してから送
信する。例えば２次局４３の送信データは、図４に示さ
れるように、１次局４１のオープニングフラグ（７Ｅ
Ｈ）、１次局４１の送信データ、１次局４１のクロージ
ングフラグ、１次局４１のＧＡパターン、２次局４２の
オープニングフラグ、２次局４２の送信データ、２次局
４２のクロージングフラグ、２次局４２のＧＡパター
ン、２次局４３のオープニングフラグ、２次局４３の送
信データ、２次局４２のクロージングフラグ、２次局４
３のＧＡパターン、という順番となる。
れぞれ自局が送信していないときは、自局よりも上位の
局の送信データをそのまま再送信する。自局のデータを
送信するときは、ＧＡパターン（７ＦＨ）を検出して自
局よりも上位の局が送信してないことを確認してから送
信する。例えば２次局４３の送信データは、図４に示さ
れるように、１次局４１のオープニングフラグ（７Ｅ
Ｈ）、１次局４１の送信データ、１次局４１のクロージ
ングフラグ、１次局４１のＧＡパターン、２次局４２の
オープニングフラグ、２次局４２の送信データ、２次局
４２のクロージングフラグ、２次局４２のＧＡパター
ン、２次局４３のオープニングフラグ、２次局４３の送
信データ、２次局４２のクロージングフラグ、２次局４
３のＧＡパターン、という順番となる。
【００１５】図１には、上記２次局４２、２次局４３、
２次局４４に適用される通信制御用のプロトコルコント
ローラが示される。
２次局４４に適用される通信制御用のプロトコルコント
ローラが示される。
【００１６】従来技術に従えば、ＧＡパターンの“０”
とクロージングフラグの“０”とを共用する方式を採用
する通信制御装置には、そのような方式に従った通信制
御用ＬＳＩを用いなければならず、また、ＧＡパターン
の“０”とクロージングフラグの“０”とを共用しない
方式を採用する通信制御装置には、そのような方式に従
った通信制御用ＬＳＩを用いなければならいため、両方
式に対応可能な通信制御装置を実現するは、互いに方式
の異なる通信用ＬＳＩをそれぞれ搭載しなければなら
ず、製造コスト的に困難とされる。それに対して本実施
例では、ＨＤＬＣ方式におけるＧＡパターンとクロージ
ングフラグとの間で一部ビットが共用されるモードと、
それが共用されないモードとを、出力制御手段から出力
されるＧＡパターンを変換することで実現するモード切
換え手段を設けることによって、両方式に対応する装置
を容易に、しかも安価に構成している。すなわち、図１
に示されるように、シリアル回線を介して伝達されたデ
ータを内部に取込むための受信制御手段と、上記シリア
ル回線へデータを送出するための送信制御手段とが機能
的に実現される単一の通信制御ＬＳＩ１２の後段に、上
記モード切換え手段を配置することによって、互いに方
式の異なる二つの通信制御ＬＳＩの配置を不要としてい
る。通信制御ＬＳＩ１２は、特に制限されないが、ＧＡ
パターンの“０”とクロージングフラグの“０”とを共
用する方式を採用するもので、公知の半導体集積回路製
造技術によりシリコンなどの一つの半導体基板に形成さ
れる。通信制御ＬＳＩ１２それ自体の機能は、基本的に
従来のＬＳＩの通信制御機能と同様とされる。つまり、
この通信制御ＬＳＩ１２の制御により、上記ＨＤＬＣ方
式における所定の通信制御が行われる。この通信制御Ｌ
ＳＩ１２はデータ入力端子ＩＮ、データ出力端子ＯＵ
Ｔ、クロック端子ＣＫを有する。データ入力端子ＩＮが
回線入力端子３１に結合されることによって回線データ
の内部取込みが可能とされる。データ出力端子ＯＵＴ、
クロック端子ＣＫは、上記モード切換え手段を形成する
クロージングフラグ検出回路１３とマスク回路１４とに
伝達される。このクロージングフラグ検出回路１３、マ
スク回路１４は、以下のように構成される。
とクロージングフラグの“０”とを共用する方式を採用
する通信制御装置には、そのような方式に従った通信制
御用ＬＳＩを用いなければならず、また、ＧＡパターン
の“０”とクロージングフラグの“０”とを共用しない
方式を採用する通信制御装置には、そのような方式に従
った通信制御用ＬＳＩを用いなければならいため、両方
式に対応可能な通信制御装置を実現するは、互いに方式
の異なる通信用ＬＳＩをそれぞれ搭載しなければなら
ず、製造コスト的に困難とされる。それに対して本実施
例では、ＨＤＬＣ方式におけるＧＡパターンとクロージ
ングフラグとの間で一部ビットが共用されるモードと、
それが共用されないモードとを、出力制御手段から出力
されるＧＡパターンを変換することで実現するモード切
換え手段を設けることによって、両方式に対応する装置
を容易に、しかも安価に構成している。すなわち、図１
に示されるように、シリアル回線を介して伝達されたデ
ータを内部に取込むための受信制御手段と、上記シリア
ル回線へデータを送出するための送信制御手段とが機能
的に実現される単一の通信制御ＬＳＩ１２の後段に、上
記モード切換え手段を配置することによって、互いに方
式の異なる二つの通信制御ＬＳＩの配置を不要としてい
る。通信制御ＬＳＩ１２は、特に制限されないが、ＧＡ
パターンの“０”とクロージングフラグの“０”とを共
用する方式を採用するもので、公知の半導体集積回路製
造技術によりシリコンなどの一つの半導体基板に形成さ
れる。通信制御ＬＳＩ１２それ自体の機能は、基本的に
従来のＬＳＩの通信制御機能と同様とされる。つまり、
この通信制御ＬＳＩ１２の制御により、上記ＨＤＬＣ方
式における所定の通信制御が行われる。この通信制御Ｌ
ＳＩ１２はデータ入力端子ＩＮ、データ出力端子ＯＵ
Ｔ、クロック端子ＣＫを有する。データ入力端子ＩＮが
回線入力端子３１に結合されることによって回線データ
の内部取込みが可能とされる。データ出力端子ＯＵＴ、
クロック端子ＣＫは、上記モード切換え手段を形成する
クロージングフラグ検出回路１３とマスク回路１４とに
伝達される。このクロージングフラグ検出回路１３、マ
スク回路１４は、以下のように構成される。
【００１７】クロージングフラグ検出回路１３は、特に
制限されないが、ＣＰＵ１１によってフラグ検出イネー
ブル信号形成のための所定データの書込みが可能とされ
るレジスタ１３ａと、このレジスタ１３ａから出力され
るフラグ検出イネーブル信号１３ｃがアサートされた場
合に、上記通信制御ＬＳＩ１２から出力された送信デー
タ１６に含まれるクロージングフラグ（７ＥＨ）を検出
するためのクロージングフラグ検出部１３ｂとを含む。
上記レジスタ１３ａはアドレスバス及びデータバス１５
を介してＣＰＵ１１に結合され、このレジスタ１３ａに
“０１Ｈ”が書込まれた場合には、フラグ検出イネーブ
ル信号１３ｃがハイレベルにアサートされることによっ
てクロージングフラグ検出部１３ｂがイネーブル状態と
される。また、レジスタ１３ａに“００Ｈ”が書込まれ
た場合には、フラグ検出イネーブル信号１３ｃがローレ
ベルにネゲートされることによってクロージングフラグ
検出回路１３がディスエーブル状態とされる。ＨＤＬＣ
ループでは、アドレス・フィールド、制御フィールド、
情報フィールド、及びフレーム検査シーケンスの中にフ
ラグ・シーケンスと同一のビット列が出現すると、受信
側ではそれをフレームの終結とみなしてしまうので、そ
のような問題を排除するため、送出ビット列に“１”が
５個連続して現れるパターンが検出されると、その直後
にビット“０”が強制的に一つ挿入されるようになって
いる。このため、送信データにおいて“０１１１１１１
０”というビット列はクロージングフラグのみとされ
る。従って、クロージングフラグ検出部１３ｂにおける
クロージングフラグの検出は、“０１１１１１１０”と
いうビット列が現れたか否かの判別とされ、そのような
判別はカウンタ回路により容易に実現することができ
る。このクロージングフラグ検出部１３ｂによりクロー
ジングフラグが検出された場合には、それの出力とされ
るフラグ検出信号１９がハイレベルにアサートされる。
制限されないが、ＣＰＵ１１によってフラグ検出イネー
ブル信号形成のための所定データの書込みが可能とされ
るレジスタ１３ａと、このレジスタ１３ａから出力され
るフラグ検出イネーブル信号１３ｃがアサートされた場
合に、上記通信制御ＬＳＩ１２から出力された送信デー
タ１６に含まれるクロージングフラグ（７ＥＨ）を検出
するためのクロージングフラグ検出部１３ｂとを含む。
上記レジスタ１３ａはアドレスバス及びデータバス１５
を介してＣＰＵ１１に結合され、このレジスタ１３ａに
“０１Ｈ”が書込まれた場合には、フラグ検出イネーブ
ル信号１３ｃがハイレベルにアサートされることによっ
てクロージングフラグ検出部１３ｂがイネーブル状態と
される。また、レジスタ１３ａに“００Ｈ”が書込まれ
た場合には、フラグ検出イネーブル信号１３ｃがローレ
ベルにネゲートされることによってクロージングフラグ
検出回路１３がディスエーブル状態とされる。ＨＤＬＣ
ループでは、アドレス・フィールド、制御フィールド、
情報フィールド、及びフレーム検査シーケンスの中にフ
ラグ・シーケンスと同一のビット列が出現すると、受信
側ではそれをフレームの終結とみなしてしまうので、そ
のような問題を排除するため、送出ビット列に“１”が
５個連続して現れるパターンが検出されると、その直後
にビット“０”が強制的に一つ挿入されるようになって
いる。このため、送信データにおいて“０１１１１１１
０”というビット列はクロージングフラグのみとされ
る。従って、クロージングフラグ検出部１３ｂにおける
クロージングフラグの検出は、“０１１１１１１０”と
いうビット列が現れたか否かの判別とされ、そのような
判別はカウンタ回路により容易に実現することができ
る。このクロージングフラグ検出部１３ｂによりクロー
ジングフラグが検出された場合には、それの出力とされ
るフラグ検出信号１９がハイレベルにアサートされる。
【００１８】上記マスク回路１４は、特に制限されない
が、上記フラグ検出信号１９を反転するためのインバー
タ１４ａと、このインバータ１４ａの出力１４ｂと上記
通信制御ＬＳＩ１２からの送信クロック１７との論理積
を得るためのアンドゲート１４ｃと、それの後段に配置
されたラッチ回路１４ｄとを含む。このラッチ回路１４
ｄはクロック端子ＣＫに入力された送信クロック１７に
同期してアンドゲート１４ｃから入力端子ＩＮに伝達さ
れた信号を出力端子ＯＵＴに伝達する。このラッチ回路
１４ｄの出力端子ＯＵＴからの出力は回線出力データ２
０として、回線出力端子３２を介して当該通信制御用プ
ロトコルコントローラ２１の外部に出力される。上記フ
ラグ検出信号１９がローレベルの場合には、インバータ
１４ａの出力１４ｂがハイレベルとされることによって
アンドゲート１４ｃが活性化され、上記通信制御ＬＳＩ
１２からの送信データ１６がラッチ回路１４ｄにより送
信クロック１７の１クロック分遅延されて回線出力端子
３２より外部に出力される。そに対して、上記クロージ
ングフラグ検出部１３ｂによりクロージングフラグが検
出されることによってフラグ検出信号１９がハイレベル
にネゲートされた場合には、インバータ１４ａの出力１
４ｂがローレベルとなるためアンドゲート１４ｃが非活
性状態とされ、それにより上記送信データ１６がマスク
されるので、その場合に送信クロック１７に同期してラ
ッチ回路１４ｄから出力されるデータは“０”とされ
る。つまり、クロージングフラグの最終ビットに続いて
ビット“０”が出力される。そのような動作は、ＨＤＬ
Ｃ方式におけるＧＡパターンとクロージングフラグとの
間で一部ビットが共用されないモードとされる。
が、上記フラグ検出信号１９を反転するためのインバー
タ１４ａと、このインバータ１４ａの出力１４ｂと上記
通信制御ＬＳＩ１２からの送信クロック１７との論理積
を得るためのアンドゲート１４ｃと、それの後段に配置
されたラッチ回路１４ｄとを含む。このラッチ回路１４
ｄはクロック端子ＣＫに入力された送信クロック１７に
同期してアンドゲート１４ｃから入力端子ＩＮに伝達さ
れた信号を出力端子ＯＵＴに伝達する。このラッチ回路
１４ｄの出力端子ＯＵＴからの出力は回線出力データ２
０として、回線出力端子３２を介して当該通信制御用プ
ロトコルコントローラ２１の外部に出力される。上記フ
ラグ検出信号１９がローレベルの場合には、インバータ
１４ａの出力１４ｂがハイレベルとされることによって
アンドゲート１４ｃが活性化され、上記通信制御ＬＳＩ
１２からの送信データ１６がラッチ回路１４ｄにより送
信クロック１７の１クロック分遅延されて回線出力端子
３２より外部に出力される。そに対して、上記クロージ
ングフラグ検出部１３ｂによりクロージングフラグが検
出されることによってフラグ検出信号１９がハイレベル
にネゲートされた場合には、インバータ１４ａの出力１
４ｂがローレベルとなるためアンドゲート１４ｃが非活
性状態とされ、それにより上記送信データ１６がマスク
されるので、その場合に送信クロック１７に同期してラ
ッチ回路１４ｄから出力されるデータは“０”とされ
る。つまり、クロージングフラグの最終ビットに続いて
ビット“０”が出力される。そのような動作は、ＨＤＬ
Ｃ方式におけるＧＡパターンとクロージングフラグとの
間で一部ビットが共用されないモードとされる。
【００１９】ＣＰＵ１１は、通信制御用プロトコルコン
トローラ２１全体の動作制御を司る。例えば、自局より
上位の局のデータが通信制御ＬＳＩ１２によって再送信
されている場合には、レジスタ１３ａにはＣＰＵ１１に
より“００Ｈ”がセットされており、従ってその場合に
はクロージングフラグ検出部１３ｂによるフラグ検出は
実行されない。この状態は、上記のように通信制御ＬＳ
Ｉ１２から出力された送信データ１６がマスク回路１４
を介して回線出力端子３２より外部に送出される再送信
状態とされる。
トローラ２１全体の動作制御を司る。例えば、自局より
上位の局のデータが通信制御ＬＳＩ１２によって再送信
されている場合には、レジスタ１３ａにはＣＰＵ１１に
より“００Ｈ”がセットされており、従ってその場合に
はクロージングフラグ検出部１３ｂによるフラグ検出は
実行されない。この状態は、上記のように通信制御ＬＳ
Ｉ１２から出力された送信データ１６がマスク回路１４
を介して回線出力端子３２より外部に送出される再送信
状態とされる。
【００２０】自局が送信する場合には次のように動作す
る。
る。
【００２１】先ず、ＣＰＵ１１は、アドレスバス及びデ
ータバス１５を介して通信制御ＬＳＩ１２に対して送信
許可コマンドと送信データとを与える。すると、通信制
御ＬＳＩ１２は受信データ１８からＧＡパターンを認識
して、それにより、上位局が送信していない期間を知
り、その期間に送信を開始する。ＣＰＵ１１は通信制御
ＬＳＩ１２がオープニングフラグを送出した後に、レジ
スタ１３ａに“０１Ｈ”をセットして、クロージングフ
ラグ検出部１３ｂをイネーブル状態とする。この場合、
オープニングフラグの次のビットがマスク回路１４によ
ってマスクされることはないので、回線出力端子３２か
ら正しいデータが送出される。オープニングフラグの送
出終了は、ＣＰＵ１１でそれ内部のステータスレジスタ
の状態を監視するか、通信制御ＬＳＩ１２を監視する
か、あるいは通信制御ＬＳＩ１２からＣＰＵ１１に対す
る所定の割込により、把握可能とされる。
ータバス１５を介して通信制御ＬＳＩ１２に対して送信
許可コマンドと送信データとを与える。すると、通信制
御ＬＳＩ１２は受信データ１８からＧＡパターンを認識
して、それにより、上位局が送信していない期間を知
り、その期間に送信を開始する。ＣＰＵ１１は通信制御
ＬＳＩ１２がオープニングフラグを送出した後に、レジ
スタ１３ａに“０１Ｈ”をセットして、クロージングフ
ラグ検出部１３ｂをイネーブル状態とする。この場合、
オープニングフラグの次のビットがマスク回路１４によ
ってマスクされることはないので、回線出力端子３２か
ら正しいデータが送出される。オープニングフラグの送
出終了は、ＣＰＵ１１でそれ内部のステータスレジスタ
の状態を監視するか、通信制御ＬＳＩ１２を監視する
か、あるいは通信制御ＬＳＩ１２からＣＰＵ１１に対す
る所定の割込により、把握可能とされる。
【００２２】クロージングフラグ送出時には、クロージ
ングフラグ検出部１３ｂがイネーブル状態となっている
ので、このクロージングフラグ検出部１３ｂによりクロ
ージングフラグが検出されたなら、フラグ検出信号１９
がハイレベルにアサートされることにより、マスク回路
１４により当該クロージングフラグの次のビットがマス
クされ、“０”とされる。従って、図２に示されるよう
に、通信制御ＬＳＩ１２の出力とされる送信データ１６
を見る限り、クロージングフラグとＧＡパターンとで
“０”が共有されているにも拘らず（図６参照）、マス
ク回路１４から出力される回線出力データ２０は、クロ
ージングフラグとＧＡパターンとで“０”が共有されて
いない方式と等価なパターンとされ、その状態で本実施
例装置は、クロージングフラグとＧＡパターンとで
“０”が共有される方式の通信制御ＬＳＩ１２を使用す
るにも拘らず、それを共用しない方式の通信制御装置と
して動作される。
ングフラグ検出部１３ｂがイネーブル状態となっている
ので、このクロージングフラグ検出部１３ｂによりクロ
ージングフラグが検出されたなら、フラグ検出信号１９
がハイレベルにアサートされることにより、マスク回路
１４により当該クロージングフラグの次のビットがマス
クされ、“０”とされる。従って、図２に示されるよう
に、通信制御ＬＳＩ１２の出力とされる送信データ１６
を見る限り、クロージングフラグとＧＡパターンとで
“０”が共有されているにも拘らず（図６参照）、マス
ク回路１４から出力される回線出力データ２０は、クロ
ージングフラグとＧＡパターンとで“０”が共有されて
いない方式と等価なパターンとされ、その状態で本実施
例装置は、クロージングフラグとＧＡパターンとで
“０”が共有される方式の通信制御ＬＳＩ１２を使用す
るにも拘らず、それを共用しない方式の通信制御装置と
して動作される。
【００２３】本実施例によれば以下の作用効果を奏す
る。
る。
【００２４】（１）ＨＤＬＣ方式におけるＧＡパターン
とクロージングフラグとの間で一部ビットが共用される
モードと、それが共用されないモードとを、ＧＡパター
ンを変換することで実現するモード切換え手段としての
クロージングフラグ検出回路１３及びマスク回路１４を
設けることによって、そのように択一的にモードを選択
可能な通信制御用プロトコルコントローラ２１を安価に
得ることができる。
とクロージングフラグとの間で一部ビットが共用される
モードと、それが共用されないモードとを、ＧＡパター
ンを変換することで実現するモード切換え手段としての
クロージングフラグ検出回路１３及びマスク回路１４を
設けることによって、そのように択一的にモードを選択
可能な通信制御用プロトコルコントローラ２１を安価に
得ることができる。
【００２５】（２）上記のようなモード選択は、ＣＰＵ
１１により所定のデータをレジスタ１３ａにセットする
ことで可能とされるから、上記モード選択が容易とさ
れ、ソフトウェアの負担増大を回避することができる。
１１により所定のデータをレジスタ１３ａにセットする
ことで可能とされるから、上記モード選択が容易とさ
れ、ソフトウェアの負担増大を回避することができる。
【００２６】図５には本発明の他の実施例にかかる通信
制御用プロトコルコントローラが示される。
制御用プロトコルコントローラが示される。
【００２７】図５に示される通信制御用プロトコルコン
トローラ２１では、クロージングフラグ検出回路１３の
構成が上記実施例と異なっている。レジスタ１３ａの出
力と、クロージングフラグ検出部１３ｂの出力との論理
積を得るためのアンドゲート２２が設けられ、このアン
ドゲート２２の出力がマスク回路１４のインバータ１４
ａに伝達されるようになっている。それにより、クロー
ジングフラグ検出部１３ｂでは、レジスタ１３ａの出力
状態にかかわらず、クロージングフラグの検出が行わ
れ、レジスタ１３ａのセット状態に応じてクロージング
フラグ検出部１３ｂのフラグ検出結果がマスク回路１４
に伝達される。このような構成においては、クロージン
グフラグ検出部１３ｂによるクロージングフラグ検出が
レジスタ１３ａの出力状態にかかわらず常時行われてい
るため、例えば、レジスタ１３ａへの情報セットがクロ
ージングフラグの途中で行われた場合でも、当該クロー
ジングフラグ検出結果を的確にマスク回路１４へ伝達す
ることができる。
トローラ２１では、クロージングフラグ検出回路１３の
構成が上記実施例と異なっている。レジスタ１３ａの出
力と、クロージングフラグ検出部１３ｂの出力との論理
積を得るためのアンドゲート２２が設けられ、このアン
ドゲート２２の出力がマスク回路１４のインバータ１４
ａに伝達されるようになっている。それにより、クロー
ジングフラグ検出部１３ｂでは、レジスタ１３ａの出力
状態にかかわらず、クロージングフラグの検出が行わ
れ、レジスタ１３ａのセット状態に応じてクロージング
フラグ検出部１３ｂのフラグ検出結果がマスク回路１４
に伝達される。このような構成においては、クロージン
グフラグ検出部１３ｂによるクロージングフラグ検出が
レジスタ１３ａの出力状態にかかわらず常時行われてい
るため、例えば、レジスタ１３ａへの情報セットがクロ
ージングフラグの途中で行われた場合でも、当該クロー
ジングフラグ検出結果を的確にマスク回路１４へ伝達す
ることができる。
【００２８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２９】例えば、上記実施例ではＨＤＬＣ方式にお
ける２次局に適用される通信制御用プロトコルコントロ
ーラについて説明したが、ＨＤＬＣ方式における１次局
も同様に構成することができる。また、通信制御ＬＳＩ
１２、クロージングフラグ検出回路１３、マスク回路１
４、さらにはＣＰＵ１１を、公知の半導体集積回路製造
技術によりシリコンなどの一つの半導体基板に形成する
こともでき、かかる場合には、それらを個別的に形成す
る場合に比して通信制御用プロトコルコントローラ２１
の小型化を図ることができる。
ける２次局に適用される通信制御用プロトコルコントロ
ーラについて説明したが、ＨＤＬＣ方式における１次局
も同様に構成することができる。また、通信制御ＬＳＩ
１２、クロージングフラグ検出回路１３、マスク回路１
４、さらにはＣＰＵ１１を、公知の半導体集積回路製造
技術によりシリコンなどの一つの半導体基板に形成する
こともでき、かかる場合には、それらを個別的に形成す
る場合に比して通信制御用プロトコルコントローラ２１
の小型化を図ることができる。
【００３０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である通信制
御用プロトコルコントローラに適用した場合について説
明したが、本発明はそれに限定されるものではなく、例
えば通信チャネルを含むシングルチップマイクロコンピ
ュータや通信用ボードなどにも広く適用することができ
る。
なされた発明をその背景となった利用分野である通信制
御用プロトコルコントローラに適用した場合について説
明したが、本発明はそれに限定されるものではなく、例
えば通信チャネルを含むシングルチップマイクロコンピ
ュータや通信用ボードなどにも広く適用することができ
る。
【００３１】本発明は、少なくともシリアル回線を介し
て伝達されたデータを内部に取込むための受信制御手段
と、上記シリアル回線へデータを送出するための送信制
御手段とを含むことを条件に適用することができる。
て伝達されたデータを内部に取込むための受信制御手段
と、上記シリアル回線へデータを送出するための送信制
御手段とを含むことを条件に適用することができる。
【００３２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３３】すなわち、ハイレベル・データリンク制御
方式におけるＧＡパターンとクロージングフラグとの間
で一部ビットが共用される第１モード、及びそれが共用
されない第２モードとが、ＧＡパターンを変換すること
で実現され、それにより、上記第１モードと第２モード
とを択一的に選択可能な通信制御装置の製造コストの低
減が可能とされる。また、送信制御手段、受信制御手
段、及びモード切換え手段が一つの半導体基板に形成さ
れることによって、そのような通信制御装置の小型化が
達成される。
方式におけるＧＡパターンとクロージングフラグとの間
で一部ビットが共用される第１モード、及びそれが共用
されない第２モードとが、ＧＡパターンを変換すること
で実現され、それにより、上記第１モードと第２モード
とを択一的に選択可能な通信制御装置の製造コストの低
減が可能とされる。また、送信制御手段、受信制御手
段、及びモード切換え手段が一つの半導体基板に形成さ
れることによって、そのような通信制御装置の小型化が
達成される。
【図１】本発明の一実施例にかかる通信制御用プロトコ
ルコントローラの構成例ブロック図である。
ルコントローラの構成例ブロック図である。
【図２】上記通信制御用プロトコルコントローラにおけ
る主要部の動作タイミング図である。
る主要部の動作タイミング図である。
【図３】上記通信制御用プロトコルコントローラが適用
されるＨＤＬＣループの説明図である。
されるＨＤＬＣループの説明図である。
【図４】上記ＨＤＬＣループで取り扱われる送信データ
の構成説明図である。
の構成説明図である。
【図５】上記通信制御用プロトコルコントローラの他の
構成例ブロック図である。
構成例ブロック図である。
【図６】ＧＡパターンの“０”とクロージングフラグの
“０”とを共用する方式の説明図である。
“０”とを共用する方式の説明図である。
【図７】ＧＡパターンの“０”とクロージングフラグの
“０”とを共用しない方式の説明図である。
“０”とを共用しない方式の説明図である。
１１ ＣＰＵ １２ 通信制御ＬＳＩ １３ クロージングフラグ検出回路 １３ａ レジスタ １３ｂ クロージングフラグ検出部 １３ｃ フラグ検出イネーブル信号 １４ マスク回路 １４ａ インバータ １４ｂ インバータ１４ａの出力信号 １４ｃ アンドゲート １４ｄ ラッチ回路 １５ アドレスバス及びデータバス １６ 送信データ １７ 送信クロック １８ 受信データ １９ フラグ検出信号 ２０ 回線出力データ ２１ 通信制御用プロトコルコントローラ ２２ アンドゲート ３１ 回線入力端子 ３２ 回線出力端子 ４１ １次局 ４２ ２次局 ４３ ２次局 ４４ ２次局 ５１ 伝送ライン ５２ 伝送ライン ５３ 伝送ライン ５４ 伝送ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柄澤 健一 東京都小平市上水本町５丁目22番１号 株式会社日立マイコンシステム内 (56)参考文献 特開 昭58−221541（ＪＰ，Ａ) 特開 昭63−296540（ＪＰ，Ａ) 特開 昭64−77341（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 29/00 G06F 13/00
Claims (5)
- 【請求項１】 シリアル回線を介して伝達されたデータ
を内部に取り込むための受信制御手段と、上記シリアル
回線を介してデータを送出するための送信制御手段とを
含み、ハイレベル・データリンク制御方式におけるＧＡ
パターンとクロージングフラグとの間で一部ビットが共
用される第１モードと、上記ＧＡパターンと上記クロー
ジングフラグとの間でビットが共用されない第２モード
とを、上記ＧＡパターンを変換することで実現するモー
ド切換え手段が上記送信制御手段の後段に配置され、上
記第１モードと上記第２モードとのいずれかを実現する
如く上記モード切換え手段が択一的に選択可能にされて
成ることを特徴とする通信制御装置。 - 【請求項２】 上記受信制御手段、上記送信制御手段、
及び上記モード切換え手段が一つの半導体基板に形成さ
れた請求項１記載の通信制御装置。 - 【請求項３】 上記モード切換え手段は、上記送信制御
手段から上記シリアル回線に送出される送信データを監
視して当該送信データ中に含まれる特定のビットのクロ
ージングフラグを検出するクロージングフラグ検出回路
と、上記クロージングフラグ検出回路の結果に基づい
て、当該クロージングフラグの最終ビット直後のビット
をマスクすることによって上記第１モードの送信データ
を上記第２モードの送信データに変換する如くＧＡパタ
ーンを変換するマスク回路とを含む請求項１又は２記載
の通信制御装置。 - 【請求項４】 上記モード切換え手段はレジスタを含
み、当該レジスタが所定状態にセットされることによっ
て当該レジスタの出力は上記クロージングフラグ検出回
路のクロージングフラグを検出する機能をイネーブル状
態に制御することを特徴とする請求項３記載の通信制御
装置。 - 【請求項５】 上記モード切換え手段における上記レジ
スタが上記所定状態にセットされた状態で、上記モード
切換え手段における上記マスク回路は、上記モード切換
え手段における上記クロージングフラグ検出回路の上記
検出結果に基づいて上記クロージングフラグの上記最終
ビット直後のビットを低レベルにマスクする請求項４記
載の通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34925191A JP3244738B2 (ja) | 1991-12-06 | 1991-12-06 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34925191A JP3244738B2 (ja) | 1991-12-06 | 1991-12-06 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160871A JPH05160871A (ja) | 1993-06-25 |
| JP3244738B2 true JP3244738B2 (ja) | 2002-01-07 |
Family
ID=18402508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34925191A Expired - Fee Related JP3244738B2 (ja) | 1991-12-06 | 1991-12-06 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244738B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4812554B2 (ja) * | 2006-08-04 | 2011-11-09 | 富士通テン株式会社 | 半導体集積回路、電子制御装置、および電子被制御機器の制御方法 |
-
1991
- 1991-12-06 JP JP34925191A patent/JP3244738B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05160871A (ja) | 1993-06-25 |
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