JPH05160871A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPH05160871A JPH05160871A JP3349251A JP34925191A JPH05160871A JP H05160871 A JPH05160871 A JP H05160871A JP 3349251 A JP3349251 A JP 3349251A JP 34925191 A JP34925191 A JP 34925191A JP H05160871 A JPH05160871 A JP H05160871A
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Abstract
パターンとクロージングフラグとの間で一部ビットが共
用されるモードと、それが共用されないモードとを択一
的に選択可能とすることにある。 【構成】 GAパターンとそれに続くクロージングフラ
グとの間で一部ビットが共用されるモードと、それが共
用されないモードとの切換えを、GAパターンを変換す
ることで実現するためクロージングフラグ検出回路13
及びマスク回路14を設け、択一的にモード選択可能な
通信制御用プロトコルコントローラ21を安価に得る。
Description
さらにはHDLC(High Level Data Li
nk Control)方式のデータ通信を可能とする
通信制御装置に関し、例えば通信制御用プロトコルコン
トローラに適用して有効な技術に関するものである。
能モジュールとの間でデータ通信を行う場合の通信規約
すなわち通信プロトコル若しくはデータ伝送制御手順の
一つとして、HDLC制御手順がある。この制御手順
は、基本的にデータリンクの確立、通信相手の確認、伝
送誤りの検査、受信確認などを規定し、かかるデータ伝
送制御手順に従ってデータ通信を行う場合、ホスト通信
機能モジュールとされる1次局や、端末通信機能モジュ
ールとされる2次局に含まれる通信制御装置がデータ伝
送手順やその他の制御を支援する。
れる転送単位で全ての情報が転送される。フレームは、
フラグ・シーケンス、アドレス・フィールド、制御フィ
ールド、情報フィールド、フレーム検査シーケンス、フ
ラグ・シーケンスからなる。転送する情報は情報フィー
ルドに入れられ、他のフィールドはデータリンク制御の
ために使用される。フレームの開始と終結は、フラグ・
シーケンス(01111110)と呼ばれる同期信号で
示される。フレームの同期は1個以上のフラグシーケン
スの送受信によって確立される。1次局は、フレーム送
信後、アイドル・パターン(11111111)を送出
する。1次局のアイドル・パターンが(1111111
1)であるため、フラグ(011111110)との境
界に、2次局に対するデータ送出指示としてのGA(G
o Ahead)パターンが形成される。
ードにおいて、図6に示されるようにGAパターンの
“0”とそれに続くクロージングフラグの“0”とを共
用する方式を採用したものと、図7に示されるようにG
Aパターンの“0”とそれに続くクロージングフラグの
“0”とを共用しない方式を採用したものとがある。従
って、GAパターンの“0”とクロージングフラグの
“0”とを共用する方式を採用する通信制御装置には、
そのような方式に従った通信制御用LSIを用いなけれ
ばならず、また、GAパターンの“0”とクロージング
フラグの“0”とを共用しない方式を採用する通信制御
装置には、そのような方式に従った通信制御用LSIを
用いなければならい。
について記載された文献の例としては、μPD7200
1ユーザーズ・マニュアル(日本電気〔株〕1986年
6月発行)がある。
ターンの“0”とクロージングフラグの“0”とを共用
する方式を採用する通信制御装置には、そのような方式
に従った通信制御用LSIを用いなければならず、ま
た、GAパターンの“0”とクロージングフラグの
“0”とを共用しない方式を採用する通信制御装置に
は、そのような方式に従った通信制御用LSIを用いな
ければならい。そのような状況下で、上記両方式に対応
可能な通信制御装置について本発明者が検討したとこ
ろ、そのような装置を従来技術により実現するには、互
いに方式の異なる通信用LSIをそれぞれ搭載してそれ
を適宜に切換えて使用しなければならないため、製造コ
スト的に、また、それの制御プログラム開発工数の増大
により、非常に困難とされるのが明かとされた。
ク制御方式におけるGAパターンとそれに続くクロージ
ングフラグとの間で一部ビットが共用されるモードと、
それが共用されないモードとを択一的に選択可能な通信
制御装置を安価に提供することにある。また、本発明の
別の目的は、そのような通信制御装置の小型化を図るこ
とにある。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
方式におけるGAパターンとそれに続くクロージングフ
ラグとの間で一部ビットが共用される第1モード、及び
それが共用されない第2モードとを、出力制御手段から
出力されるGAパターンを変換することで実現するモー
ド切換え手段を備えて通信制御装置を構成するものであ
る。このとき、送信制御手段、受信制御手段、及びモー
ド切換え手段を一つの半導体基板に形成することができ
る。
は、ハイレベル・データリンク制御方式におけるGAパ
ターンとそれに続くクロージングフラグとの間で一部ビ
ットが共用される第1モード、及びそれが共用されない
第2モードとを、GAパターンを変換することで実現す
る。このことが、上記第1モードと第2モードとを択一
的に選択可能な通信制御装置の製造コストの低減を可能
とする。また、送信制御手段、受信制御手段、プロセッ
サ、及びモード切換え手段を一つの半導体基板に形成す
ることは、そのような通信制御装置の小型化を達成す
る。
HDLCループ網システムが示される。
ないが、HDLC手順の不平衡型クラスシステムとさ
れ、1次局41、2次局42、2次局43、2次局44
を含む。1次局41の送信端子TXは伝送ライン51を
介して2次局42の受信端子RXに結合され、2次局4
2の送信端子TXは伝送ライン52を介して2次局43
の受信端子RXに結合され、2次局43の送信端子TX
は伝送ライン53を介して2次局44の受信端子RXに
結合され、2次局44の送信端子TXは伝送ライン54
を介して1次局41の受信端子RXに結合される。その
ようなシステム構成において、1次局41は所定のコマ
ンドを送信し、2次局42、2次局43、又は2次局4
4からのレスポンスを受ける。つまり、1次局41はデ
ータリンク層の誤り回復に対する責任を有する。2次局
42、2次局43、2次局44は、1次局41の指示に
より、データリンクの制御機能を有し、1次局41から
のコマンドを受取ると、それに対するレスポンスを1次
局41に返す。HDLC手順ではフレーム単位で情報の
転送がなされる。
れぞれ自局が送信していないときは、自局よりも上位の
局の送信データをそのまま再送信する。自局のデータを
送信するときは、GAパターン(7FH)を検出して自
局よりも上位の局が送信してないことを確認してから送
信する。例えば2次局43の送信データは、図4に示さ
れるように、1次局41のオープニングフラグ(7E
H)、1次局41の送信データ、1次局41のクロージ
ングフラグ、1次局41のGAパターン、2次局42の
オープニングフラグ、2次局42の送信データ、2次局
42のクロージングフラグ、2次局42のGAパター
ン、2次局43のオープニングフラグ、2次局43の送
信データ、2次局42のクロージングフラグ、2次局4
3のGAパターン、という順番となる。
2次局44に適用される通信制御用のプロトコルコント
ローラが示される。
とクロージングフラグの“0”とを共用する方式を採用
する通信制御装置には、そのような方式に従った通信制
御用LSIを用いなければならず、また、GAパターン
の“0”とクロージングフラグの“0”とを共用しない
方式を採用する通信制御装置には、そのような方式に従
った通信制御用LSIを用いなければならいため、両方
式に対応可能な通信制御装置を実現するは、互いに方式
の異なる通信用LSIをそれぞれ搭載しなければなら
ず、製造コスト的に困難とされる。それに対して本実施
例では、HDLC方式におけるGAパターンとそれに続
くクロージングフラグとの間で一部ビットが共用される
モードと、それが共用されないモードとを、出力制御手
段から出力されるGAパターンを変換することで実現す
るモード切換え手段を設けることによって、両方式に対
応する装置を容易に、しかも安価に構成している。すな
わち、図1に示されるように、シリアル回線を介して伝
達されたデータを内部に取込むための受信制御手段と、
上記シリアル回線へデータを送出するための送信制御手
段とが機能的に実現される単一の通信制御LSI12の
後段に、上記モード切換え手段を配置することによっ
て、互いに方式の異なる二つの通信制御LSIの配置を
不要としている。通信制御LSI12は、特に制限され
ないが、GAパターンの“0”とクロージングフラグの
“0”とを共用する方式を採用するもので、公知の半導
体集積回路製造技術によりシリコンなどの一つの半導体
基板に形成される。通信制御LSI12それ自体の機能
は、基本的に従来のLSIの通信制御機能と同様とされ
る。つまり、この通信制御LSI12の制御により、上
記HDLC方式における所定の通信制御が行われる。こ
の通信制御LSI12はデータ入力端子IN、データ出
力端子OUT、クロック端子CKを有する。データ入力
端子INが回線入力端子31に結合されることによって
回線データの内部取込みが可能とされる。データ出力端
子OUT、クロック端子CKは、上記モード切換え手段
を形成するクロージングフラグ検出回路13とマスク回
路14とに伝達される。このクロージングフラグ検出回
路13、マスク回路14は、以下のように構成される。
制限されないが、CPU11によってフラグ検出イネー
ブル信号形成のための所定データの書込みが可能とされ
るレジスタ13aと、このレジスタ13aから出力され
るフラグ検出イネーブル信号13cがアサートされた場
合に、上記通信制御LSI12から出力された送信デー
タ16に含まれるクロージングフラグ(7EH)を検出
するためのクロージングフラグ検出部13bとを含む。
上記レジスタ13aはアドレスバス及びデータバス15
を介してCPU11に結合され、このレジスタ13aに
“01H”が書込まれた場合には、フラグ検出イネーブ
ル信号13cがハイレベルにアサートされることによっ
てクロージングフラグ検出部13bがイネーブル状態と
される。また、レジスタ13aに“00H”が書込まれ
た場合には、フラグ検出イネーブル信号13cがローレ
ベルにネゲートされることによってクロージングフラグ
検出回路13がディスエーブル状態とされる。HDLC
ループでは、アドレス・フィールド、制御フィールド、
情報フィールド、及びフレーム検査シーケンスの中にフ
ラグ・シーケンスと同一のビット列が出現すると、受信
側ではそれをフレームの終結とみなしてしまうので、そ
のような問題を排除するため、送出ビット列に“1”が
5個連続して現れるパターンが検出されると、その直後
にビット“0”が強制的に一つ挿入されるようになって
いる。このため、送信データにおいて“0111111
0”というビット列はクロージングフラグのみとされ
る。従って、クロージングフラグ検出部13bにおける
クロージングフラグの検出は、“01111110”と
いうビット列が現れたか否かの判別とされ、そのような
判別はカウンタ回路により容易に実現することができ
る。このクロージングフラグ検出部13bによりクロー
ジングフラグが検出された場合には、それの出力とされ
るフラグ検出信号19がハイレベルにアサートされる。
が、上記フラグ検出信号19を反転するためのインバー
タ14aと、このインバータ14aの出力14bと上記
通信制御LSI12からの送信クロック17との論理積
を得るためのアンドゲート14cと、それの後段に配置
されたラッチ回路14dとを含む。このラッチ回路14
dはクロック端子CKに入力された送信クロック17に
同期してアンドゲート14cから入力端子INに伝達さ
れた信号を出力端子OUTに伝達する。このラッチ回路
14dの出力端子OUTからの出力は回線出力データ2
0として、回線出力端子32を介して当該通信制御用プ
ロトコルコントローラ21の外部に出力される。上記フ
ラグ検出信号19がローレベルの場合には、インバータ
14aの出力14bがハイレベルとされることによって
アンドゲート14cが活性化され、上記通信制御LSI
12からの送信データ16がラッチ回路14dにより送
信クロック17の1クロック分遅延されて回線出力端子
32より外部に出力される。そに対して、上記クロージ
ングフラグ検出部13bによりクロージングフラグが検
出されることによってフラグ検出信号19がハイレベル
にネゲートされた場合には、インバータ14aの出力1
4bがローレベルとなるためアンドゲート14cが非活
性状態とされ、それにより上記送信データ16がマスク
されるので、その場合に送信クロック17に同期してラ
ッチ回路14dから出力されるデータは“0”とされ
る。つまり、クロージングフラグの最終ビットに続いて
ビット“0”が出力される。そのような動作は、HDL
C方式におけるGAパターンと、それに続くクロージン
グフラグとの間で一部ビットが共用されないモードとさ
れる。
トローラ21全体の動作制御を司る。例えば、自局より
上位の局のデータが通信制御LSI12によって再送信
されている場合には、レジスタ13aにはCPU11に
より“00H”がセットされており、従ってその場合に
はクロージングフラグ検出部13bによるフラグ検出は
実行されない。この状態は、上記のように通信制御LS
I12のから出力された送信データ16がマスク回路1
4を介して回線出力端子32より外部に送出される再送
信状態とされる。
る。
ータバス15を介して通信制御LSI12に対して送信
許可コマンドと送信データとを与える。すると、通信制
御LSI12は受信データ18からGAパターンを認識
して、それにより、上位局が送信していない期間を知
り、その期間に送信を開始する。CPU11は通信制御
LSI12がオープニングフラグを送出した後に、レジ
スタ13aに“01H”をセットして、クロージングフ
ラグ検出部13bをイネーブル状態とする。この場合、
オープニングフラグの次のビットがマスク回路14によ
ってマスクされることはないので、回線出力端子32か
ら正しいデータが送出される。オープニングフラグの送
出終了は、CPU11でそれ内部のステータスレジスタ
の状態を監視するか、通信制御LSI12を監視する
か、あるいは通信制御LSI12からCPU11に対す
る所定の割込により、把握可能とされる。
ングフラグ検出部13bがイネーブル状態となっている
ので、このクロージングフラグ検出部13bによりクロ
ージングフラグが検出されたなら、フラグ検出信号19
がハイレベルにアサートされることにより、マスク回路
14により当該クロージングフラグの次のビットがマス
クされ、“0”とされる。従って、図2に示されるよう
に、通信制御LSI12の出力とされる送信データ16
を見る限り、クロージングフラグとGAパターンとで
“0”が共有されているにも拘らず(図6参照)、マス
ク回路14から出力される回線出力データ20は、クロ
ージングフラグとGAパターンとで“0”が共有されて
いない方式と等価なパターンとされ、その状態で本実施
例装置は、クロージングフラグとGAパターンとで
“0”が共有される方式の通信制御LSI12を使用す
るにも拘らず、それを共用しない方式の通信制御装置と
して動作される。
る。
とそれに続くクロージングフラグとの間で一部ビットが
共用されるモードと、それが共用されないモードとを、
GAパターンを変換することで実現するモード切換え手
段としてのクロージングフラグ検出回路13及びマスク
回路14を設けることによって、そのように択一的にモ
ードを選択可能な通信制御用プロトコルコントローラ2
1を安価に得ることができる。
11により所定のデータをレジスタ13aにセットする
ことで可能とされるから、上記モード選択が容易とさ
れ、ソフトウェアの負担増大を回避することができる。
制御用プロトコルコントローラが示される。
トローラ21では、クロージングフラグ検出回路13の
構成が上記実施例と異なっている。レジスタ13aの出
力と、クロージングフラグ検出部13bの出力との論理
積を得るためのアンドゲート22が設けられ、このアン
ドゲート22の出力がマスク回路14のインバータ14
aに伝達されるようになっている。それにより、クロー
ジングフラグ検出部13bでは、レジスタ13aの出力
状態にかかわらず、クロージングフラグの検出が行わ
れ、レジスタ13aのセット状態に応じてクロージング
フラグ検出部13bのフラグ検出結果がマスク回路14
に伝達される。このような構成においては、クロージン
グフラグ検出部13bによるクロージングフラグ検出が
レジスタ13aの出力状態にかかわらず常時行われてい
るため、例えば、レジスタ13aへの情報セットがクロ
ージングフラグの途中で行われた場合でも、当該クロー
ジングフラグ検出結果を的確にマスク回路14へ伝達す
ることができる。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
ける2次局に適用される通信制御用プロトコルコントロ
ーラについて説明したが、HDLC方式における1次局
も同様に構成することができる。また、通信制御LSI
12、クロージングフラグ検出回路13、マスク回路1
4、さらにはCPU11を、公知の半導体集積回路製造
技術によりシリコンなどの一つの半導体基板に形成する
こともでき、かかる場合には、それらを個別的に形成す
る場合に比して通信制御用プロトコルコントローラ21
の小型化を図ることができる。
なされた発明をその背景となった利用分野である通信制
御用プロトコルコントローラに適用した場合について説
明したが、本発明はそれに限定されるものではなく、例
えば通信チャネルを含むシングルチップマイクロコンピ
ュータや通信用ボードなどにも広く適用することができ
る。
て伝達されたデータを内部に取込むための受信制御手段
と、上記シリアル回線へデータを送出するための送信制
御手段とを含むことを条件に適用することができる。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
方式におけるGAパターンとそれに続くクロージングフ
ラグとの間で一部ビットが共用される第1モード、及び
それが共用されない第2モードとが、GAパターンを変
換することで実現され、それにより、上記第1モードと
第2モードとを択一的に選択可能な通信制御装置の製造
コストの低減が可能とされる。また、送信制御手段、受
信制御手段、及びモード切換え手段が一つの半導体基板
に形成されることによって、そのような通信制御装置の
小型化が達成される。
ルコントローラの構成例ブロック図である。
る主要部の動作タイミング図である。
されるHDLCループの説明図である。
の構成説明図である。
構成例ブロック図である。
“0”とを共用する方式の説明図である。
“0”とを共用しない方式の説明図である。
Claims (3)
- 【請求項1】 シリアル回線を介して伝達されたデータ
を内部に取込むための受信制御手段と、上記シリアル回
線へデータを送出するための送信制御手段とを含み、ハ
イレベル・データリンク制御方式に従う通信制御を可能
とする通信制御装置において、上記ハイレベル・データ
リンク制御方式におけるGAパターンとそれに続くクロ
ージングフラグとの間で一部ビットが共用される第1モ
ード、及びそれが共用されない第2モードとを、上記G
Aパターンを変換することに実現するモード切換え手段
が上記送信制御手段の後段に配置され、当該モード切換
えが、択一的に選択可能にされて成ることを特徴とする
通信制御装置。 - 【請求項2】 上記送信制御手段、上記受信制御手段、
及び上記モード切換え手段が一つの半導体基板に形成さ
れた請求項1記載の通信制御装置。 - 【請求項3】 上記モード切換え手段は、送信データを
監視して、当該送信データに含まれるクロージングフラ
グを検出するクロージングフラグ検出回路と、このクロ
ージングフラグ検出回路の検出結果に基づいて、当該ク
ロージングフラグの最終ビット直後のビットをマスクし
て低レベルとするためのマスク回路とを含む請求項1又
は2記載の通信制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34925191A JP3244738B2 (ja) | 1991-12-06 | 1991-12-06 | 通信制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34925191A JP3244738B2 (ja) | 1991-12-06 | 1991-12-06 | 通信制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05160871A true JPH05160871A (ja) | 1993-06-25 |
JP3244738B2 JP3244738B2 (ja) | 2002-01-07 |
Family
ID=18402508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34925191A Expired - Fee Related JP3244738B2 (ja) | 1991-12-06 | 1991-12-06 | 通信制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3244738B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008042485A (ja) * | 2006-08-04 | 2008-02-21 | Fujitsu Ten Ltd | 半導体集積回路、電子制御装置、および電子被制御機器の制御方法 |
-
1991
- 1991-12-06 JP JP34925191A patent/JP3244738B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008042485A (ja) * | 2006-08-04 | 2008-02-21 | Fujitsu Ten Ltd | 半導体集積回路、電子制御装置、および電子被制御機器の制御方法 |
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---|---|
JP3244738B2 (ja) | 2002-01-07 |
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