JP4320505B2 - データ伝送装置およびその制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、データ伝送装置およびその制御方法に関するものであり、特にマイクロプロセッサと伝送制御ＬＳＩの間のデータ伝送制御に関するものである。
【０００２】
【従来の技術】
図１０は従来のデータ伝送装置のブロック図であり、マイクロプロセッサと伝送制御ＬＳＩの間のインタフェースを示す。図１１は従来のデータ伝送装置におけるフレームの送受信が衝突した時のタイムチャートを示す図であり、（ａ）はフレームの送信側が勝った場合、（ｂ）はフレームの受信側が勝った場合である。図１２は従来のデータ伝送装置におけるフレーム送受信終了時のタイムチャートを示す図であり、ＩＬＤ（後述）を“Ｌ”から“Ｈ”に変化させるタイミングを示し、（ａ）はフレーム送信終了時、（ｂ）はフレーム受信終了時である。
【０００３】
図において、１１は伝送制御ＬＳＩ、１２はマイクロプロセッサ、１３は伝送路である。伝送制御ＬＳＩ１１において、ＤＩはマイクロプロセッサ１２から送信されたコマンドを入力する入力ポート、ＲＯはマイクロプロセッサ１２へコマンドを転送する出力ポート、ＳＯは伝送路１３へフレームを送信する出力ポート、ＳＩは伝送路１３からのフレームを受信する入力ポート、ＩＬＤは無信号検出ポート（Idle Line Detect）であり、１０ビット期間、伝送路１３に信号がない場合に“Ｈ”になるポートである。
【０００４】
次に動作について説明する。
まず、図１１（ａ）では、ＩＬＤが“Ｈ”であるため、マイクロプロセッサ１２は、ＤＩに８ビットデータ１（character1）を送信する。８ビットデータ１の送信と同時にＳＩに伝送路１３からのフレームを受信した場合でも、マイクロプロセッサ１２が送信した８ビットデータ１がＲＯから出力されれば、マイクロプロセッサ１２は送信が勝ったと判定し、続けて８ビットデータ２（character2）を送信する。
【０００５】
また、図１１（ｂ）では、マイクロプロセッサ１２が８ビットデータ１を送信した後、ＲＯから８ビットデータ１と異なるデータが出力されたため、マイクロプロセッサ１２は送信が負けたと判定し、以降の８ビットデータを送信しない。
【０００６】
さらに、図１２において、フレーム送受信時にＲＯの出力終了時から１０ビット時間経過後にＩＬＤを“Ｈ”に変化し、これにより、フレーム送受信後から次のフレーム送信を許可するまでの時間を一致させている。
【０００７】
【発明が解決しようとする課題】
上記のような従来のデータ伝送装置では、複数のマイクロプロセッサにおいてＩＬＤが“Ｈ”になるタイミングは、ＲＯの出力終了時から１０ビット時間経過後の同じ時間であるため、あるマイクロプロセッサ１２からの送信タイミングは、他のマイクロプロセッサ１２からの送信タイミングと重なってしまい、送信の衝突が発生する頻度が高くなってしまうという問題点があった。
また、伝送制御ＬＳＩ１１およびマイクロプロセッサ１２において、送信ポートと受信ポートの２つのポートが必要であり、この２つのポートを１つのポートにして、双方向に切り替えて使用することができないという問題点があった。
【０００８】
この発明は、上述のような課題を解決するためになされたもので、送信のタイミングを変化させることができ、また、１ポートで送信ポートと受信ポートを切り替えて使用できることを特徴とするデータ伝送装置およびその制御方法を得るものである。
【０００９】
【課題を解決するための手段】
この発明に係るデータ伝送装置においては、前記マイクロプロセッサには、伝送制御ＬＳＩへデータを送信する第１の出力ポートと、前記伝送制御ＬＳＩから送信されたデータを受信する第１の入力ポートと、前記第１の出力ポートからデータを送信する場合に同期用クロック信号を前記伝送制御ＬＳＩへ出力する第１の同期用クロック出力ポートとを備え、伝送制御ＬＳＩには、前記マイクロプロセッサへデータを送信する第２の出力ポートと、前記マイクロプロセッサから送信されたデータを受信する第２の入力ポートと、第２の出力ポートからデータを送信する場合に同期用クロック信号を前記マイクロプロセッサへ出力する第２の同期用クロック出力ポートと、前記マイクロプロセッサに対して前記第２の出力ポートからのデータ送信の可否を制御する制御ポートとを備え、前記伝送制御ＬＳＩは前記マイクロプロセッサから送信されたデータに基づいて前記制御ポートにより前記第２の出力ポートからのデータ送信の可否を制御するものである。
【００１０】
また、前記第１の出力ポートと前記第１の入力ポート、および前記第２の出力ポートと前記第２の入力ポートをそれぞれ１つの共通ポートで構成し、前記第１の同期用クロック出力ポートおよび前記第２の同期用クロック出力ポートによる同期用クロック信号に基づいて共通ポートの入出力を切り替えるものである。
【００１１】
さらに、この発明に係るデータ伝送制御方法においては、マイクロプロセッサには、前記伝送制御ＬＳＩへデータを送信する第１の出力ポートと、前記伝送制御ＬＳＩから送信されたデータを受信する第１の入力ポートと、前記第１の出力ポートからデータを送信する場合に同期用クロック信号を前記伝送制御ＬＳＩへ出力する第１の同期用クロック出力ポートとを備え、伝送制御ＬＳＩには、前記マイクロプロセッサへデータを送信する第２の出力ポートと、前記マイクロプロセッサから送信されたデータを受信する第２の入力ポートと、第２の出力ポートからデータを送信する場合に同期用クロック信号を前記マイクロプロセッサへ出力する第２の同期用クロック出力ポートと、
前記マイクロプロセッサに対して前記第２の出力ポートからのデータ送信の可否を制御する制御ポートとを備え、前記伝送制御ＬＳＩは前記マイクロプロセッサから送信されたデータに基づいて前記制御ポートにより前記第２の出力ポートからのデータ送信の可否を制御するものである。
【００１２】
また、第１の出力ポートと前記第１の入力ポート、および前記第２の出力ポートと前記第２の入力ポートをそれぞれ１つの共通ポートで構成し、前記第１の同期用クロック出力ポートおよび前記第２の同期用クロック出力ポートによる同期用クロック信号に基づいて共通ポートの入出力を切り替えるものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１を示すデータ伝送装置のブロック図であり、マイクロプロセッサと伝送制御ＬＳＩ間の伝送制御線の構成を示す。図２はこのデータ伝送装置においてマイクロプロセッサから伝送制御ＬＳＩへ出力されたデータが伝送路へ出力される場合のタイムチャートを示す図、図３はこのデータ伝送装置においてマイクロプロセッサから伝送制御ＬＳＩへのデータ出力を終了する場合のタイムチャートを示す図、図４はこのデータ伝送装置のマイクロプロセッサと伝送制御ＬＳＩ間で伝送されるコマンドの形式を示す図である。
【００１４】
図５はこのデータ伝送装置のマイクロプロセッサからの送信コマンドに従ってＩＬＤ制御線を変化させるタイムチャートを示す図、図６はこのデータ伝送装置において伝送路から受信したフレームを伝送制御ＬＳＩからマイクロプロセッサへ転送するタイムチャートを示す図、図７はこのデータ伝送装置において伝送路から受信したフレームのマイクロプロセッサへの転送を終了する場合のタイムチャートを示す図、図８はこのデータ伝送装置における伝送制御ＬＳＩ２のＩＬＤの状態遷移図である。
【００１５】
図において、１はマイクロプロセッサ、２は伝送制御ＬＳＩ、３は伝送路、４はアンプである。ＳＣＬＫはデータの同期用クロックであり、データを出力する側がＳＣＬＫを出力する。例えば、マイクロプロセッサ１がデータを出力する場合には、マイクロプロセッサ１がＳＣＬＫを出力し、伝送制御ＬＳＩ２がデータを出力する場合には、伝送制御ＬＳＩ２がＳＣＬＫを出力する。データを出力する側はクロックの立ち下がりに同期してデータを出力する。データを取り込む側は、ＳＣＬＫの立ち上がりでデータを取り込む。
【００１６】
ＳＯはマイクロプロセッサ１のシリアル出力ポート、ＳＩはマイクロプロセッサ１のシリアル入力ポート、ＴＸは伝送制御ＬＳＩ２のシリアル入力ポート、ＲＸは伝送制御ＬＳＩ２のシリアル出力ポート、ＩＬＤはマイクロプロセッサ１の送受信を制御する端子であり、Ｐ１はマイクロプロセッサ１におけるＩＬＤからの制御信号の入力ポートである。
【００１７】
なお、第１の出力ポート、第１の入力ポート、第１の同期用クロック出力ポート、第２の出力ポート、第２の入力ポート、第２の同期用クロック出力ポート、制御ポートは、それぞれＳＯ、ＳＩ、マイクロプロセッサ１のＳＣＬＫ、ＲＸ、ＴＸ、伝送制御ＬＳＩ２のＳＣＬＫ、ＩＬＤを示す。
【００１８】
次に伝送路へのフレーム送信動作について説明する。
まず、マイクロプロセッサ１が伝送制御ＬＳＩ２へコマンドを転送する動作について、図２に基づいて説明する。マイクロプロセッサ１は、Ｐ１によりＩＬＤが“Ｌ”であることを確認した後(図２中のＣ1)、ＳＣＬＫを出力し、これと同期してＳＯからコマンドを出力する。伝送制御ＬＳＩ２は、ＴＸよりＳＣＬＫの立ち上がりで、この出力されたコマンドを取り込む。その後、伝送制御ＬＳＩ２がアンプ４へフレームを送信し、フレームはアンプ４により増幅された後、伝送路３へ送信される。
【００１９】
次に、マイクロプロセッサ１が伝送制御ＬＳＩ２へのコマンド転送を終了する動作について、図３に基づいて説明する。伝送制御ＬＳＩ２は、バイト長カウンタ（Length）を内部ロジックとして備えており、このバイト長カウンタが０になった時点（図３中のＣ２）で、ＩＬＤを“Ｈ”にする。そこで、マイクロプロセッサ１はＩＬＤが“Ｈ”になったことを検出し、ＳＣＬＫを出力側から入力側に切り替え、ＳＯからのコマンド出力を停止する。また、伝送制御ＬＳＩ２は、伝送路３にフレーム送信後２０ｍｓ経過（図３中のＣ３）すると、ＩＬＤを“Ｌ”にする。
【００２０】
ここで、マイクロプロセッサ１が、伝送制御ＬＳＩ２にデータを転送するときのコマンド列について説明する。このコマンド列は、図４に示すように、コマンドとバイト長カウンタ（Length）とデータとからなる。
コマンドは、送信するフレームがフレーム送受信後２０ｍｓの間隔をあけて送信する（優先フレーム）、４０ｍｓの間隔をあけて送信する（一般フレーム）、４０ｍｓの時間間隔にさらにランダム時間間隔あけて送信する（ランダムフレーム）のいずれかであるかを規定する。
バイト長カウンタ（Length）は、バイト長カウンタの後に続くデータの長さを記載する。
データは、送信するデータの内容である。
なお、先の図３のバイト長カウンタは、バイト長カウンタの値で知ることができる。
【００２１】
次に、優先フレーム、一般フレーム、ランダムフレームの送信について、図５に基づいて説明する。
まず、図３に示すように、伝送制御ＬＳＩ２は、マイクロプロセッサ１の送信完了あるいは受信完了によりＩＬＤを“Ｈ”にした後、２０ｍｓ経過した時点でＩＬＤを“Ｌ”にし、マイクロプロセッサ１とのフレームの送受信を行う。しかしながら、２０ｍｓ〜４０ｍｓの間は、優先フレーム以外はマイクロプロセッサ１へ送信できないので、２０ｍｓ〜４０ｍｓの間に届いたコマンドが、一般フレームまたはランダムフレームの場合は一旦マイクロプロセッサ１への送信を停止させる必要がある。
【００２２】
そこで、伝送制御ＬＳＩ２は、コマンドの先頭の２ビットで、フレーム種別を判定し（例えば、“００”は一般フレーム、“０１”はランダムフレーム、“１０”は、優先フレームとする）、一般フレームまたはランダムフレームの場合は、一旦ＩＬＤを“Ｈ”にする（図５中のＣ４）。マイクロプロセッサ１はＩＬＤが“Ｈ”になることにより、一旦送信を停止する。
【００２３】
一旦コマンドを受け取った伝送制御ＬＳＩ２は、先のフレーム種別にしたがって、一般フレームであれば、４０ｍｓ経過後に再度ＩＬＤを“Ｌ”にし、ランダムフレームであれば、４０ｍｓの時間間隔にランダム時間を追加した時間で再度ＩＬＤを“Ｌ”にする。マイクロプロセッサ１は、ＩＬＤが“Ｌ”になったことを再確認し、再度コマンド列（コマンド以降の）を伝送制御ＬＳＩ２へ送信する。
【００２４】
マイクロプロセッサ１は、ＩＬＤが“Ｈ”になったら、１ｍｓ以内にＳＣＬＫの方向を受信側に切り替える。伝送制御ＬＳＩ２は、伝送路３からフレームを受け取った場合は、ＩＬＤを“Ｈ”にした後、５ｍｓ以上経過後にＳＣＬＫからクロックを送出し、ＲＸからＳＩへコマンド列を転送する。これにより、ＳＣＬＫとＲＸ（ＳＩ）の衝突を回避することができる。
【００２５】
次に伝送路からのフレーム受信動作について、図６に基づいて説明する。
まず、伝送制御ＬＳＩ２は、伝送路３のフレームを受信（認識）した場合（図６中のＣ５）には、ＩＬＤを“Ｈ”とし、さらに、フレーム認識後、５ｍｓの期間はフレームの内部処理を行い、この期間はコマンドをマイクロプロセッサ１へ転送しない。そして、５ｍｓ経過後、ＲＸからＳＩへコマンドを転送し、マイクロプロセッサ１はＳＩからコマンドを受信する。
【００２６】
次に、伝送路からの受信フレームのマイクロプロセッサ１への転送を終了する動作について、図７に基づいて説明する。伝送制御ＬＳＩ２は、受信したフレームのバイト長カウンタ（Length）が０になった時点（図７中のＣ６）から２０ｍｓ経過後に、ＩＬＤを“Ｌ”にする。そこで、マイクロプロセッサ１はＩＬＤが“Ｌ”になったことを検出し、ＳＣＬＫを入力側から出力側に切り替え、ＳＩによるコマンド受信を停止する。
【００２７】
ここで、伝送制御ＬＳＩ２がマイクロプロセッサ１にコマンドを転送するときのコマンド列は、図４と同じ形式であり、コマンドとバイト長カウンタ（Length）とデータとからなる。
また、ＩＬＤはフレームの受信完了まで常に“Ｈ”であるため、マイクロプロセッサ１は、これに合わせて、常にＳＣＬＫを受信側にしておく必要がある。
【００２８】
次に、伝送制御ＬＳＩ２において、伝送路３とのフレームの送受信に基づくＩＬＤの状態遷移について、図８に基づいて説明する。
まず、データ伝送装置がリセットされると、Ｓ１のＩＬＤが“Ｈ”の状態になる。この状態で、伝送制御ＬＳＩ２がＳＣＬＫを入力に切り替えると、Ｓ４の状態に遷移し、マイクロプロセッサ１からコマンド転送が可能になる。マイクロプロセッサ１からコマンドが転送されると、伝送制御ＬＳＩ２は、伝送路３にフレームを送信し、送信終了でＳ１の状態に遷移する。伝送路３へフレーム転送後、２０ｍｓ経過したらＳ２の状態（ＩＬＤ＝“Ｌ”）に遷移する。
【００２９】
Ｓ２の状態でランダムフレームのコマンドが送信されると、Ｓ５の状態（ＩＬＤ＝“Ｈ”）に遷移し、Ｓ５の状態から２０ｍｓ＋ランダマイズ時間経過するとＳ４の状態に遷移し、マイクロプロセッサ１からのコマンド待ちになる。また、Ｓ２の状態で、一般フレームの送信コマンドが送信されると、Ｓ６の状態（ＩＬＤ＝“Ｈ”）に遷移し、２０ｍｓ経過後、Ｓ３の状態に遷移し、マイクロプロセッサ１からの一般フレームのコマンド待ちになる。また、それぞれの状態で、フレームを受信した場合は、リセットされ、Ｓ１の状態に遷移し、受信した伝送路３のフレームをマイクロプロセッサ１に転送した後、２０ｍｓ経過すると、Ｓ２の状態に遷移する。
【００３０】
実施の形態２．
実施の形態１では、マイクロプロセッサ１から見てシリアルポートを送信（ＳＯ）と受信（ＳＩ）で分けて接続していたが、これを共通のポートにしてもよい。
図９はこの発明の実施の形態２を示すデータ伝送装置のブロック図であり、図において、実施の形態１と同一または相当部分には、同一符号を付ける。マイクロプロセッサ１には送受信に共通のシリアルポート（ＳＩＯ）を設け、伝送制御ＬＳＩ２には送受信に共通のシリアルポート（ＴＸＲＸ）を設け、ＳＣＬＫの方向制御と同期して、ＳＩＯの入出力を切り替える。これにより、シリアルポートを１ポートで実現可能となる。
【００３１】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００３２】
マイクロプロセッサには、伝送制御ＬＳＩへデータを送信する第１の出力ポートと、伝送制御ＬＳＩから送信されたデータを受信する第１の入力ポートと、第１の出力ポートからデータを送信する場合に同期用クロック信号を伝送制御ＬＳＩへ出力する第１の同期用クロック出力ポートとを備え、伝送制御ＬＳＩには、マイクロプロセッサへデータを送信する第２の出力ポートと、マイクロプロセッサから送信されたデータを受信する第２の入力ポートと、第２の出力ポートからデータを送信する場合に同期用クロック信号をマイクロプロセッサへ出力する第２の同期用クロック出力ポートと、マイクロプロセッサに対して第２の出力ポートからのデータ送信の可否を制御する制御ポートとを備え、伝送制御ＬＳＩはマイクロプロセッサから送信されたデータに基づいて制御ポートにより第２の出力ポートからのデータ送信の可否を制御するので、伝送するコマンドにより、送信のタイミングを変化させ、異なるデータ送信タイミングで出力できる。
【００３３】
また、第１の出力ポートと第１の入力ポート、および第２の出力ポートと第２の入力ポートをそれぞれ１つの共通ポートで構成し、第１の同期用クロック出力ポートおよび第２の同期用クロック出力ポートによる同期用クロック信号に基づいて共通ポートの入出力を切り替えるので、伝送制御に使用するポート数を削減することができ、信号線本数を少なくできるという効果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１を示すデータ伝送装置のブロック図である。
【図２】 この発明の実施の形態１を示すデータ伝送装置においてマイクロプロセッサから伝送制御ＬＳＩへ出力されたデータが伝送路へ出力される場合のタイムチャートを示す図である。
【図３】 この発明の実施の形態１を示すデータ伝送装置においてマイクロプロセッサから伝送制御ＬＳＩへのデータ出力を終了する場合のタイムチャートを示す図である。
【図４】 この発明の実施の形態１を示すデータ伝送装置におけるマイクロプロセッサと伝送制御ＬＳＩ間で伝送されるコマンドの形式を示す図である。
【図５】 この発明の実施の形態１を示すデータ伝送装置におけるマイクロプロセッサと伝送制御ＬＳＩ間で、マイクロプロセッサからの送信コマンドに従ってＩＬＤ制御線を変化させるタイムチャートを示す図である。
【図６】 この発明の実施の形態１を示すデータ伝送装置において伝送路から受信したフレームを伝送制御ＬＳＩからマイクロプロセッサへ転送するタイムチャートを示す図である。
【図７】 この発明の実施の形態１を示すデータ伝送装置において伝送路からの受信したフレームのマイクロプロセッサへの転送を終了する場合のタイムチャートを示す図である。
【図８】 この発明の実施の形態１を示すデータ伝送装置における伝送制御ＬＳＩ２のＩＬＤの状態遷移図である。
【図９】 この発明の実施の形態２を示すデータ伝送装置のブロック図である。
【図１０】 従来のデータ伝送装置のブロック図である。
【図１１】 従来のデータ伝送装置のフレーム衝突時のタイムチャートを示す図である。
【図１２】 従来のデータ伝送装置のフレーム終了時のタイムチャートを示す図である。
【符号の説明】
１ マイクロプロセッサ、 ２ 伝送制御ＬＳＩ、 ３ 伝送路。
【発明の属する技術分野】
この発明は、データ伝送装置およびその制御方法に関するものであり、特にマイクロプロセッサと伝送制御ＬＳＩの間のデータ伝送制御に関するものである。
【０００２】
【従来の技術】
図１０は従来のデータ伝送装置のブロック図であり、マイクロプロセッサと伝送制御ＬＳＩの間のインタフェースを示す。図１１は従来のデータ伝送装置におけるフレームの送受信が衝突した時のタイムチャートを示す図であり、（ａ）はフレームの送信側が勝った場合、（ｂ）はフレームの受信側が勝った場合である。図１２は従来のデータ伝送装置におけるフレーム送受信終了時のタイムチャートを示す図であり、ＩＬＤ（後述）を“Ｌ”から“Ｈ”に変化させるタイミングを示し、（ａ）はフレーム送信終了時、（ｂ）はフレーム受信終了時である。
【０００３】
図において、１１は伝送制御ＬＳＩ、１２はマイクロプロセッサ、１３は伝送路である。伝送制御ＬＳＩ１１において、ＤＩはマイクロプロセッサ１２から送信されたコマンドを入力する入力ポート、ＲＯはマイクロプロセッサ１２へコマンドを転送する出力ポート、ＳＯは伝送路１３へフレームを送信する出力ポート、ＳＩは伝送路１３からのフレームを受信する入力ポート、ＩＬＤは無信号検出ポート（Idle Line Detect）であり、１０ビット期間、伝送路１３に信号がない場合に“Ｈ”になるポートである。
【０００４】
次に動作について説明する。
まず、図１１（ａ）では、ＩＬＤが“Ｈ”であるため、マイクロプロセッサ１２は、ＤＩに８ビットデータ１（character1）を送信する。８ビットデータ１の送信と同時にＳＩに伝送路１３からのフレームを受信した場合でも、マイクロプロセッサ１２が送信した８ビットデータ１がＲＯから出力されれば、マイクロプロセッサ１２は送信が勝ったと判定し、続けて８ビットデータ２（character2）を送信する。
【０００５】
また、図１１（ｂ）では、マイクロプロセッサ１２が８ビットデータ１を送信した後、ＲＯから８ビットデータ１と異なるデータが出力されたため、マイクロプロセッサ１２は送信が負けたと判定し、以降の８ビットデータを送信しない。
【０００６】
さらに、図１２において、フレーム送受信時にＲＯの出力終了時から１０ビット時間経過後にＩＬＤを“Ｈ”に変化し、これにより、フレーム送受信後から次のフレーム送信を許可するまでの時間を一致させている。
【０００７】
【発明が解決しようとする課題】
上記のような従来のデータ伝送装置では、複数のマイクロプロセッサにおいてＩＬＤが“Ｈ”になるタイミングは、ＲＯの出力終了時から１０ビット時間経過後の同じ時間であるため、あるマイクロプロセッサ１２からの送信タイミングは、他のマイクロプロセッサ１２からの送信タイミングと重なってしまい、送信の衝突が発生する頻度が高くなってしまうという問題点があった。
また、伝送制御ＬＳＩ１１およびマイクロプロセッサ１２において、送信ポートと受信ポートの２つのポートが必要であり、この２つのポートを１つのポートにして、双方向に切り替えて使用することができないという問題点があった。
【０００８】
この発明は、上述のような課題を解決するためになされたもので、送信のタイミングを変化させることができ、また、１ポートで送信ポートと受信ポートを切り替えて使用できることを特徴とするデータ伝送装置およびその制御方法を得るものである。
【０００９】
【課題を解決するための手段】
この発明に係るデータ伝送装置においては、前記マイクロプロセッサには、伝送制御ＬＳＩへデータを送信する第１の出力ポートと、前記伝送制御ＬＳＩから送信されたデータを受信する第１の入力ポートと、前記第１の出力ポートからデータを送信する場合に同期用クロック信号を前記伝送制御ＬＳＩへ出力する第１の同期用クロック出力ポートとを備え、伝送制御ＬＳＩには、前記マイクロプロセッサへデータを送信する第２の出力ポートと、前記マイクロプロセッサから送信されたデータを受信する第２の入力ポートと、第２の出力ポートからデータを送信する場合に同期用クロック信号を前記マイクロプロセッサへ出力する第２の同期用クロック出力ポートと、前記マイクロプロセッサに対して前記第２の出力ポートからのデータ送信の可否を制御する制御ポートとを備え、前記伝送制御ＬＳＩは前記マイクロプロセッサから送信されたデータに基づいて前記制御ポートにより前記第２の出力ポートからのデータ送信の可否を制御するものである。
【００１０】
また、前記第１の出力ポートと前記第１の入力ポート、および前記第２の出力ポートと前記第２の入力ポートをそれぞれ１つの共通ポートで構成し、前記第１の同期用クロック出力ポートおよび前記第２の同期用クロック出力ポートによる同期用クロック信号に基づいて共通ポートの入出力を切り替えるものである。
【００１１】
さらに、この発明に係るデータ伝送制御方法においては、マイクロプロセッサには、前記伝送制御ＬＳＩへデータを送信する第１の出力ポートと、前記伝送制御ＬＳＩから送信されたデータを受信する第１の入力ポートと、前記第１の出力ポートからデータを送信する場合に同期用クロック信号を前記伝送制御ＬＳＩへ出力する第１の同期用クロック出力ポートとを備え、伝送制御ＬＳＩには、前記マイクロプロセッサへデータを送信する第２の出力ポートと、前記マイクロプロセッサから送信されたデータを受信する第２の入力ポートと、第２の出力ポートからデータを送信する場合に同期用クロック信号を前記マイクロプロセッサへ出力する第２の同期用クロック出力ポートと、
前記マイクロプロセッサに対して前記第２の出力ポートからのデータ送信の可否を制御する制御ポートとを備え、前記伝送制御ＬＳＩは前記マイクロプロセッサから送信されたデータに基づいて前記制御ポートにより前記第２の出力ポートからのデータ送信の可否を制御するものである。
【００１２】
また、第１の出力ポートと前記第１の入力ポート、および前記第２の出力ポートと前記第２の入力ポートをそれぞれ１つの共通ポートで構成し、前記第１の同期用クロック出力ポートおよび前記第２の同期用クロック出力ポートによる同期用クロック信号に基づいて共通ポートの入出力を切り替えるものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１を示すデータ伝送装置のブロック図であり、マイクロプロセッサと伝送制御ＬＳＩ間の伝送制御線の構成を示す。図２はこのデータ伝送装置においてマイクロプロセッサから伝送制御ＬＳＩへ出力されたデータが伝送路へ出力される場合のタイムチャートを示す図、図３はこのデータ伝送装置においてマイクロプロセッサから伝送制御ＬＳＩへのデータ出力を終了する場合のタイムチャートを示す図、図４はこのデータ伝送装置のマイクロプロセッサと伝送制御ＬＳＩ間で伝送されるコマンドの形式を示す図である。
【００１４】
図５はこのデータ伝送装置のマイクロプロセッサからの送信コマンドに従ってＩＬＤ制御線を変化させるタイムチャートを示す図、図６はこのデータ伝送装置において伝送路から受信したフレームを伝送制御ＬＳＩからマイクロプロセッサへ転送するタイムチャートを示す図、図７はこのデータ伝送装置において伝送路から受信したフレームのマイクロプロセッサへの転送を終了する場合のタイムチャートを示す図、図８はこのデータ伝送装置における伝送制御ＬＳＩ２のＩＬＤの状態遷移図である。
【００１５】
図において、１はマイクロプロセッサ、２は伝送制御ＬＳＩ、３は伝送路、４はアンプである。ＳＣＬＫはデータの同期用クロックであり、データを出力する側がＳＣＬＫを出力する。例えば、マイクロプロセッサ１がデータを出力する場合には、マイクロプロセッサ１がＳＣＬＫを出力し、伝送制御ＬＳＩ２がデータを出力する場合には、伝送制御ＬＳＩ２がＳＣＬＫを出力する。データを出力する側はクロックの立ち下がりに同期してデータを出力する。データを取り込む側は、ＳＣＬＫの立ち上がりでデータを取り込む。
【００１６】
ＳＯはマイクロプロセッサ１のシリアル出力ポート、ＳＩはマイクロプロセッサ１のシリアル入力ポート、ＴＸは伝送制御ＬＳＩ２のシリアル入力ポート、ＲＸは伝送制御ＬＳＩ２のシリアル出力ポート、ＩＬＤはマイクロプロセッサ１の送受信を制御する端子であり、Ｐ１はマイクロプロセッサ１におけるＩＬＤからの制御信号の入力ポートである。
【００１７】
なお、第１の出力ポート、第１の入力ポート、第１の同期用クロック出力ポート、第２の出力ポート、第２の入力ポート、第２の同期用クロック出力ポート、制御ポートは、それぞれＳＯ、ＳＩ、マイクロプロセッサ１のＳＣＬＫ、ＲＸ、ＴＸ、伝送制御ＬＳＩ２のＳＣＬＫ、ＩＬＤを示す。
【００１８】
次に伝送路へのフレーム送信動作について説明する。
まず、マイクロプロセッサ１が伝送制御ＬＳＩ２へコマンドを転送する動作について、図２に基づいて説明する。マイクロプロセッサ１は、Ｐ１によりＩＬＤが“Ｌ”であることを確認した後(図２中のＣ1)、ＳＣＬＫを出力し、これと同期してＳＯからコマンドを出力する。伝送制御ＬＳＩ２は、ＴＸよりＳＣＬＫの立ち上がりで、この出力されたコマンドを取り込む。その後、伝送制御ＬＳＩ２がアンプ４へフレームを送信し、フレームはアンプ４により増幅された後、伝送路３へ送信される。
【００１９】
次に、マイクロプロセッサ１が伝送制御ＬＳＩ２へのコマンド転送を終了する動作について、図３に基づいて説明する。伝送制御ＬＳＩ２は、バイト長カウンタ（Length）を内部ロジックとして備えており、このバイト長カウンタが０になった時点（図３中のＣ２）で、ＩＬＤを“Ｈ”にする。そこで、マイクロプロセッサ１はＩＬＤが“Ｈ”になったことを検出し、ＳＣＬＫを出力側から入力側に切り替え、ＳＯからのコマンド出力を停止する。また、伝送制御ＬＳＩ２は、伝送路３にフレーム送信後２０ｍｓ経過（図３中のＣ３）すると、ＩＬＤを“Ｌ”にする。
【００２０】
ここで、マイクロプロセッサ１が、伝送制御ＬＳＩ２にデータを転送するときのコマンド列について説明する。このコマンド列は、図４に示すように、コマンドとバイト長カウンタ（Length）とデータとからなる。
コマンドは、送信するフレームがフレーム送受信後２０ｍｓの間隔をあけて送信する（優先フレーム）、４０ｍｓの間隔をあけて送信する（一般フレーム）、４０ｍｓの時間間隔にさらにランダム時間間隔あけて送信する（ランダムフレーム）のいずれかであるかを規定する。
バイト長カウンタ（Length）は、バイト長カウンタの後に続くデータの長さを記載する。
データは、送信するデータの内容である。
なお、先の図３のバイト長カウンタは、バイト長カウンタの値で知ることができる。
【００２１】
次に、優先フレーム、一般フレーム、ランダムフレームの送信について、図５に基づいて説明する。
まず、図３に示すように、伝送制御ＬＳＩ２は、マイクロプロセッサ１の送信完了あるいは受信完了によりＩＬＤを“Ｈ”にした後、２０ｍｓ経過した時点でＩＬＤを“Ｌ”にし、マイクロプロセッサ１とのフレームの送受信を行う。しかしながら、２０ｍｓ〜４０ｍｓの間は、優先フレーム以外はマイクロプロセッサ１へ送信できないので、２０ｍｓ〜４０ｍｓの間に届いたコマンドが、一般フレームまたはランダムフレームの場合は一旦マイクロプロセッサ１への送信を停止させる必要がある。
【００２２】
そこで、伝送制御ＬＳＩ２は、コマンドの先頭の２ビットで、フレーム種別を判定し（例えば、“００”は一般フレーム、“０１”はランダムフレーム、“１０”は、優先フレームとする）、一般フレームまたはランダムフレームの場合は、一旦ＩＬＤを“Ｈ”にする（図５中のＣ４）。マイクロプロセッサ１はＩＬＤが“Ｈ”になることにより、一旦送信を停止する。
【００２３】
一旦コマンドを受け取った伝送制御ＬＳＩ２は、先のフレーム種別にしたがって、一般フレームであれば、４０ｍｓ経過後に再度ＩＬＤを“Ｌ”にし、ランダムフレームであれば、４０ｍｓの時間間隔にランダム時間を追加した時間で再度ＩＬＤを“Ｌ”にする。マイクロプロセッサ１は、ＩＬＤが“Ｌ”になったことを再確認し、再度コマンド列（コマンド以降の）を伝送制御ＬＳＩ２へ送信する。
【００２４】
マイクロプロセッサ１は、ＩＬＤが“Ｈ”になったら、１ｍｓ以内にＳＣＬＫの方向を受信側に切り替える。伝送制御ＬＳＩ２は、伝送路３からフレームを受け取った場合は、ＩＬＤを“Ｈ”にした後、５ｍｓ以上経過後にＳＣＬＫからクロックを送出し、ＲＸからＳＩへコマンド列を転送する。これにより、ＳＣＬＫとＲＸ（ＳＩ）の衝突を回避することができる。
【００２５】
次に伝送路からのフレーム受信動作について、図６に基づいて説明する。
まず、伝送制御ＬＳＩ２は、伝送路３のフレームを受信（認識）した場合（図６中のＣ５）には、ＩＬＤを“Ｈ”とし、さらに、フレーム認識後、５ｍｓの期間はフレームの内部処理を行い、この期間はコマンドをマイクロプロセッサ１へ転送しない。そして、５ｍｓ経過後、ＲＸからＳＩへコマンドを転送し、マイクロプロセッサ１はＳＩからコマンドを受信する。
【００２６】
次に、伝送路からの受信フレームのマイクロプロセッサ１への転送を終了する動作について、図７に基づいて説明する。伝送制御ＬＳＩ２は、受信したフレームのバイト長カウンタ（Length）が０になった時点（図７中のＣ６）から２０ｍｓ経過後に、ＩＬＤを“Ｌ”にする。そこで、マイクロプロセッサ１はＩＬＤが“Ｌ”になったことを検出し、ＳＣＬＫを入力側から出力側に切り替え、ＳＩによるコマンド受信を停止する。
【００２７】
ここで、伝送制御ＬＳＩ２がマイクロプロセッサ１にコマンドを転送するときのコマンド列は、図４と同じ形式であり、コマンドとバイト長カウンタ（Length）とデータとからなる。
また、ＩＬＤはフレームの受信完了まで常に“Ｈ”であるため、マイクロプロセッサ１は、これに合わせて、常にＳＣＬＫを受信側にしておく必要がある。
【００２８】
次に、伝送制御ＬＳＩ２において、伝送路３とのフレームの送受信に基づくＩＬＤの状態遷移について、図８に基づいて説明する。
まず、データ伝送装置がリセットされると、Ｓ１のＩＬＤが“Ｈ”の状態になる。この状態で、伝送制御ＬＳＩ２がＳＣＬＫを入力に切り替えると、Ｓ４の状態に遷移し、マイクロプロセッサ１からコマンド転送が可能になる。マイクロプロセッサ１からコマンドが転送されると、伝送制御ＬＳＩ２は、伝送路３にフレームを送信し、送信終了でＳ１の状態に遷移する。伝送路３へフレーム転送後、２０ｍｓ経過したらＳ２の状態（ＩＬＤ＝“Ｌ”）に遷移する。
【００２９】
Ｓ２の状態でランダムフレームのコマンドが送信されると、Ｓ５の状態（ＩＬＤ＝“Ｈ”）に遷移し、Ｓ５の状態から２０ｍｓ＋ランダマイズ時間経過するとＳ４の状態に遷移し、マイクロプロセッサ１からのコマンド待ちになる。また、Ｓ２の状態で、一般フレームの送信コマンドが送信されると、Ｓ６の状態（ＩＬＤ＝“Ｈ”）に遷移し、２０ｍｓ経過後、Ｓ３の状態に遷移し、マイクロプロセッサ１からの一般フレームのコマンド待ちになる。また、それぞれの状態で、フレームを受信した場合は、リセットされ、Ｓ１の状態に遷移し、受信した伝送路３のフレームをマイクロプロセッサ１に転送した後、２０ｍｓ経過すると、Ｓ２の状態に遷移する。
【００３０】
実施の形態２．
実施の形態１では、マイクロプロセッサ１から見てシリアルポートを送信（ＳＯ）と受信（ＳＩ）で分けて接続していたが、これを共通のポートにしてもよい。
図９はこの発明の実施の形態２を示すデータ伝送装置のブロック図であり、図において、実施の形態１と同一または相当部分には、同一符号を付ける。マイクロプロセッサ１には送受信に共通のシリアルポート（ＳＩＯ）を設け、伝送制御ＬＳＩ２には送受信に共通のシリアルポート（ＴＸＲＸ）を設け、ＳＣＬＫの方向制御と同期して、ＳＩＯの入出力を切り替える。これにより、シリアルポートを１ポートで実現可能となる。
【００３１】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００３２】
マイクロプロセッサには、伝送制御ＬＳＩへデータを送信する第１の出力ポートと、伝送制御ＬＳＩから送信されたデータを受信する第１の入力ポートと、第１の出力ポートからデータを送信する場合に同期用クロック信号を伝送制御ＬＳＩへ出力する第１の同期用クロック出力ポートとを備え、伝送制御ＬＳＩには、マイクロプロセッサへデータを送信する第２の出力ポートと、マイクロプロセッサから送信されたデータを受信する第２の入力ポートと、第２の出力ポートからデータを送信する場合に同期用クロック信号をマイクロプロセッサへ出力する第２の同期用クロック出力ポートと、マイクロプロセッサに対して第２の出力ポートからのデータ送信の可否を制御する制御ポートとを備え、伝送制御ＬＳＩはマイクロプロセッサから送信されたデータに基づいて制御ポートにより第２の出力ポートからのデータ送信の可否を制御するので、伝送するコマンドにより、送信のタイミングを変化させ、異なるデータ送信タイミングで出力できる。
【００３３】
また、第１の出力ポートと第１の入力ポート、および第２の出力ポートと第２の入力ポートをそれぞれ１つの共通ポートで構成し、第１の同期用クロック出力ポートおよび第２の同期用クロック出力ポートによる同期用クロック信号に基づいて共通ポートの入出力を切り替えるので、伝送制御に使用するポート数を削減することができ、信号線本数を少なくできるという効果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１を示すデータ伝送装置のブロック図である。
【図２】 この発明の実施の形態１を示すデータ伝送装置においてマイクロプロセッサから伝送制御ＬＳＩへ出力されたデータが伝送路へ出力される場合のタイムチャートを示す図である。
【図３】 この発明の実施の形態１を示すデータ伝送装置においてマイクロプロセッサから伝送制御ＬＳＩへのデータ出力を終了する場合のタイムチャートを示す図である。
【図４】 この発明の実施の形態１を示すデータ伝送装置におけるマイクロプロセッサと伝送制御ＬＳＩ間で伝送されるコマンドの形式を示す図である。
【図５】 この発明の実施の形態１を示すデータ伝送装置におけるマイクロプロセッサと伝送制御ＬＳＩ間で、マイクロプロセッサからの送信コマンドに従ってＩＬＤ制御線を変化させるタイムチャートを示す図である。
【図６】 この発明の実施の形態１を示すデータ伝送装置において伝送路から受信したフレームを伝送制御ＬＳＩからマイクロプロセッサへ転送するタイムチャートを示す図である。
【図７】 この発明の実施の形態１を示すデータ伝送装置において伝送路からの受信したフレームのマイクロプロセッサへの転送を終了する場合のタイムチャートを示す図である。
【図８】 この発明の実施の形態１を示すデータ伝送装置における伝送制御ＬＳＩ２のＩＬＤの状態遷移図である。
【図９】 この発明の実施の形態２を示すデータ伝送装置のブロック図である。
【図１０】 従来のデータ伝送装置のブロック図である。
【図１１】 従来のデータ伝送装置のフレーム衝突時のタイムチャートを示す図である。
【図１２】 従来のデータ伝送装置のフレーム終了時のタイムチャートを示す図である。
【符号の説明】
１ マイクロプロセッサ、 ２ 伝送制御ＬＳＩ、 ３ 伝送路。
Claims (4)
- マイクロプロセッサと伝送制御ＬＳＩを備え、両者の間でデータの授受を行うデータ伝送装置において、
前記マイクロプロセッサには、
前記伝送制御ＬＳＩへデータを送信する第１の出力ポートと、
前記伝送制御ＬＳＩから送信されたデータを受信する第１の入力ポートと、
前記第１の出力ポートからデータを送信する場合に同期用クロック信号を前記伝送制御ＬＳＩへ出力する第１の同期用クロック出力ポートとを備え、
前記伝送制御ＬＳＩには、
前記マイクロプロセッサへデータを送信する第２の出力ポートと、
前記マイクロプロセッサから送信されたデータを受信する第２の入力ポートと、
第２の出力ポートからデータを送信する場合に同期用クロック信号を前記マイクロプロセッサへ出力する第２の同期用クロック出力ポートと、
前記マイクロプロセッサに対して前記第２の出力ポートからのデータ送信の可否を制御する制御ポートとを備え、
前記伝送制御ＬＳＩは前記マイクロプロセッサから送信されたデータに基づいて前記制御ポートにより前記第２の出力ポートからのデータ送信の可否を制御することを特徴とするデータ伝送装置。 - 前記第１の出力ポートと前記第１の入力ポート、および前記第２の出力ポートと前記第２の入力ポートをそれぞれ１つの共通ポートで構成し、前記第１の同期用クロック出力ポートおよび前記第２の同期用クロック出力ポートによる同期用クロック信号に基づいて共通ポートの入出力を切り替えることを特徴とする請求項１記載のデータ伝送装置。
- マイクロプロセッサと伝送制御ＬＳＩを備え、両者の間でデータの授受を行うデータ伝送装置において、
前記マイクロプロセッサには、
前記伝送制御ＬＳＩへデータを送信する第１の出力ポートと、
前記伝送制御ＬＳＩから送信されたデータを受信する第１の入力ポートと、
前記第１の出力ポートからデータを送信する場合に同期用クロック信号を前記伝送制御ＬＳＩへ出力する第１の同期用クロック出力ポートとを備え、
前記伝送制御ＬＳＩには、
前記マイクロプロセッサへデータを送信する第２の出力ポートと、
前記マイクロプロセッサから送信されたデータを受信する第２の入力ポートと、
第２の出力ポートからデータを送信する場合に同期用クロック信号を前記マイクロプロセッサへ出力する第２の同期用クロック出力ポートと、
前記マイクロプロセッサに対して前記第２の出力ポートからのデータ送信の可否を制御する制御ポートとを備え、
前記伝送制御ＬＳＩは前記マイクロプロセッサから送信されたデータに基づいて前記制御ポートにより前記第２の出力ポートからのデータ送信の可否を制御することを特徴とするデータ伝送制御方法。 - 前記第１の出力ポートと前記第１の入力ポート、および前記第２の出力ポートと前記第２の入力ポートをそれぞれ１つの共通ポートで構成し、前記第１の同期用クロック出力ポートおよび前記第２の同期用クロック出力ポートによる同期用クロック信号に基づいて共通ポートの入出力を切り替えることを特徴とする請求項３記載のデータ伝送制御方法。
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| JP2000278181A JP4320505B2 (ja) | 2000-09-13 | 2000-09-13 | データ伝送装置およびその制御方法 |
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