JPS62260262A - デ−タ転送制御装置 - Google Patents

デ−タ転送制御装置

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JPS62260262A
JPS62260262A JP61103626A JP10362686A JPS62260262A JP S62260262 A JPS62260262 A JP S62260262A JP 61103626 A JP61103626 A JP 61103626A JP 10362686 A JP10362686 A JP 10362686A JP S62260262 A JPS62260262 A JP S62260262A
Authority
JP
Japan
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signal
line
data
status
cycle
Prior art date
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Pending
Application number
JP61103626A
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English (en)
Inventor
Takumi Saito
巧 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS62260262A publication Critical patent/JPS62260262A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、たとえば電子計算機におけるデータ転送の
制御に関するものである。
〔従来の技術〕
第3図は電子計算機のデータ転送に用いられる従来のデ
ータ転送制御装置の構成を示すブロック図である。図に
おいて(1)はデータ転送の要求を発生する装[A、+
21は装置A(1)からの転送要求に従いデータ転送を
実行する装置Bで、この明細曹では装置A (13、B
(2)をそれぞれ第1及び第2の装置という。(3)は
装置人(1)のデータ送受信部、(4)は装置B(2)
のデータ送受信部、(5)はデータ線でデータ線(5)
上の信号の双方向性転送を可能(:するためデータ@1
5)の各線のデータ送受信部(3)及び(4)への入力
点にはフィンドライバとラインレシーバとが接続されて
いて、データ線(5)からデータ送受信部へデータを入
力する場合はそのデータ送受信部内のラインレシーバが
動作し、データ送受信部からデータ線(5)へデータを
出力する場合はそのデータ送受信部内のライントライバ
が動作するよう制御される。
(61、T71はそれぞれ装置A (1) 、 B 1
1)の信号識別回路部、(8)は装置A(1)から装置
B(2)へ送られ、データ線(5)上の信号が転送モー
ドを表すものであることを示す転送モード信号の信号線
、(9)は装置A(1)から装置B(2)ζ二送られ、
データ線(5)上の信号が装置A(1)から装置B(2
)に入力される入力データであることを示す入力データ
信号の信号線、(1のは装置B(2)から装置A 11
3へ送られ、データ線(5)上の信号が装置B(2)か
ら装置A(1)へ出力される出力データであることを示
す出力データ信号の信号H1(11)は装置B(2)か
ら装置A [1)へ送られ、データ転送中の結果を知ら
せるステータス情報がデータm (5)上に送出されて
いることを示すステータス信号の信号線である。
第4図は第3図の装置の動作を示す動作タイムチャート
であって、図においてTI、T2.T3.T4.T5゜
・・・は信号の各サイクルを示し、(5)はデータ線(
5)上の1号、(8)は信号4118)上の転送モード
信号、19)は信号線(9)上の入力データ信号、(1
1)は信号線(11)上のステータス信号を示す。
次に動作について説明する。装置A11l、B(2)間
で転送の開始が確認された後、装置A(1)はT1  
のタイミングでデータ線(5)上に転送モード情報(た
とえば、装置A(1)から装置B(21へ入力するデー
タ入力モードであることを表す転送モード情報〕を出力
し、同時に信号線(8)上の転送モード信号を論理rl
Jにする。このあと装置A(1)は入力データをデータ
線(5)に出力して、同時に信号線(9)上の入力デー
タ信号を論理「1」にする。装置B(2)はデータ線(
5)上のデータを受取り、パリティエラー等の正当性を
チェックした上で、もしエラーがあった場合はその状態
をデータ線+5) 1m出力した後、信号線(11)上
のステータス信号を論理「1」にする。
第4図に示す例はエラーが無く信号線(11)上の論理
がrOJに保たれている場合である。
以上の様に、正常な転送が行われている間はデータ線(
5)上で装置A(1)から送出された信号と装置B(2
1から送出された信号とが衝突することはない。
然し、たとえば、伝送モード情報が装置A(1)から装
置B(2)に正しく伝送されなかったような場合は、デ
ータ線(5)上での信号の衝突が発生することがある。
1!5図は第3図の装置においてデータ線(5)の使用
が競合する場合を示す動作タイムチャートであって、第
5図において第4図と同一符号は同−又は相当信号を示
し、サイクルT1における装置A(1)の動作は第4図
の場合と同様である。そしてサイクルT3において第4
図の場合と同様にデータ線(5)に入力データを出力し
同時に信号線(9)上の入力データ信号を論理rlJ1
mする。ところで、この場合、サイクルTIで装置 A
 (13が送出した日モード情報が装f B (2)に
正しく受信されなかったので、装置B(2)はこのこと
を装置A(1)に報告しようとする。その為装置B(1
)はサイクルT3で信号線(11)上のステータス信号
を論理r1」+ニー1.てデータ線(5)上にステータ
ス情報を出力する。この結果、サイクルT3ではデータ
1it(5)上に装fA(11からの入力データと装置
B(2)からのステータス情報とが同時に送出され信号
の衝突が起る。このように、共通のデータ線(5)を装
置A(1)と装置B(2)とが同時に使用しようとする
ことを競合と言い、競合が発生すると次のような問題が
起る。
イ)ステータス情報が装置B(2)から装置A(1)に
正しく伝わらない。入力データが装置B(2)で正しく
受信できない。
ステータス情報が装置A(υに正しく伝わらないと、そ
のステータス情報C;従って装置At1)が実行すべき
処理が実行されず、その為データ伝送に混乱が発生する
(ロ)データ線15+ +:、装置t A 11)と装
置B(2)のライントライバが同時にデータを出力する
から、これらのライントライバがトライステート索子で
ある場合には素子の劣化を誘引するおそれがある。
〔発明が解決しようとする問題点〕
以上のように従来の装置では、データ線上で信号の衝突
を来すおそれがあるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、データ線上での信号の衝突を避けることがで
きるデータ伝送制御装置を得ることを目的とする。
〔問題点を解決するための手段〕
この発明ではステータス信号を信号サイクルの複数サイ
クルにわたって連続して出力し、このステータス信号を
検出した装置は上記複数サイクルのうち第2のサイクル
以後はデータ線への出力を停止するように制御し、また
ステータス信号を送出する装置は上記複数のサイクルの
うち第1のサイクルの間はデータ線上へステータス情報
を送出することを避けるようにした。
〔作用〕
相手装置からのステータス信号を検知した装置は次の信
号サイクルからデータ線上への信号の送信をやめるので
、データ線上において信号の衝突が発生することはない
〔実施例〕
以下この発明の実施例を図面について説明する。
第1図はこの発明の一実施例を示すブロック図で、図に
おいて第3図と同一符号は同−又は相当部分を示し、(
12)は装置Bに)におけるステータス信号送信部、(
13)は装置A (1) に:おけるステータス信号受
信部、(14)、(15)はそれぞれ制御信号線である
第2図は第1図の装置の動作を示す動作タイムチャート
で、第2図において第5図と同一符号は同−又は相当信
号を示す。
次にこの発明の装置の動作について説明する。
転送においてエラーがなく正常ζ二動作する場合は、第
1図の装置の動作は第3図の装置の動作と同様である。
第2図に示す例について説明すれば、装置A(1)は、
サイクルT1でデータ線(5)上に:転送モード情報を
出力し、同時(:信号線(8)上の転送モード信号を論
理「1」にする。この後サイクルT3で装置A(1)は
入力データをデータ線(5)に出力して、同時に信号線
(9)上の入力データ信号を論理「1」にする。この場
合、サイクルT1でデータ線(5)上に送出されたモー
ド情報を装置B(21が受信してパリティチェックをし
た結果エラーを検出したとする。装置B(2)はサイク
ルT3とT4の間信号線(11)上のステータス信号を
論理「1」にして送出する。このステータス信号はステ
ータス信号送信部(12)から信号線(11)を経てス
テータス信号受信[13)に到り制御信号線(14)を
経てデータ送受信部(3)に制御信号が与えられる。デ
ータ送受信部(3)はサイクルT3の時点では入力デー
タをデータ線(51上に送出しているが、制御信号線(
14)からの制御信号の入力:二よってサイクルT3 
 の終点でこの入力データの送出を停止する。
また、ステータス信号は制御信号線(15)ζ:よりデ
ータ送受信部(4■:与えられ、サイクルT31:。
おいてはデータ線(5)上への出力を禁止し、サイクル
T4においてステータス情報をデータ線苧)上に送出す
る。
従ってステータス情報はタイミングT4  において装
置A(1)へ正しく取り込まれ、かつサイクルT3にお
いてもデータ線(5)上で信号の衝突が起ることはない
なお、上記実施例ではステータス信号を信号の2サイク
ル期間にわたって送出したが、2サイクル期間に限定す
ることなく、複数のサイクル期間送出するようにしても
よい。
〔発明の効果〕
以上のようにこの発明によれば、ステータス信号を信号
サイクルの複数サイクル間送出し、その第2サイクル以
後にステータス情報をデータ線上に送出するようにした
ので、データ線上での信号の衝突を避けることができる
【図面の簡単な説明】
第1図はこの発明の一実施例を示すブロック図、第2図
は第1図の装置の動作を示す動作タイムチャート、第3
図は従来のgf<置を示すブロック図、第4図及び第5
図は第3図の装置の動作を示す動作タイムチャート。 (1)は第1の装置、(21は第2の装置、(3)、(
4)はそれぞれデータ送受信部、(5)はデータ線、+
61 、 +7)はそれぞれ信号識別回路部、(8)は
転送モード信号線、(9)は入力データ信号線、(10
)は出力データ信号線、(11)はステータス信号線、
(12)はステータス信号送信部、(13)はステータ
ス信号受信部、(14)、(15)はそれぞれ制御信号
線。 尚、各図中同一符号は同−又は相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 第1の装置と第2の装置との間に設けられ、両方向のデ
    ータ転送が可能なように上記第1の装置と第2の装置と
    に接続されるデータ線、 上記第1の装置と第2の装置のうち上記データ線上にデ
    ータを送出する側の装置から相手方の装置に対し、上記
    データ線上のデータの種類を通知するために、データ種
    類ごとに上記第1の装置と上記第2の装置間に設けられ
    る信号線、 上記第2の装置が上記データ線上にステータス情報を送
    出することを上記第2の装置から上記第1の装置に通知
    するステータス信号を送出するステータス信号線に対し
    ては、上記第2の装置において信号サイクルの複数サイ
    クルにわたって上記ステータス信号を送出し、このステ
    ータス信号の第2サイクル以後において上記ステータス
    情報を上記データ線上に送出するよう制御する手段、上
    記第1の装置において上記第2の装置からのステータス
    信号を受信したとき当該ステータス信号の第2サイクル
    以後は上記データ線上への信号送出を停止する手段、 を備えたデータ転送制御装置。
JP61103626A 1986-05-06 1986-05-06 デ−タ転送制御装置 Pending JPS62260262A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017506010A (ja) * 2013-12-26 2017-02-23 インテル コーポレイション マルチチップパッケージリンク

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017506010A (ja) * 2013-12-26 2017-02-23 インテル コーポレイション マルチチップパッケージリンク
US10073808B2 (en) 2013-12-26 2018-09-11 Intel Corporation Multichip package link
US10552357B2 (en) 2013-12-26 2020-02-04 Intel Corporation Multichip package link
US11003610B2 (en) 2013-12-26 2021-05-11 Intel Corporation Multichip package link

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