JPS6188635A - 信号送受信回路 - Google Patents
信号送受信回路Info
- Publication number
- JPS6188635A JPS6188635A JP59209384A JP20938484A JPS6188635A JP S6188635 A JPS6188635 A JP S6188635A JP 59209384 A JP59209384 A JP 59209384A JP 20938484 A JP20938484 A JP 20938484A JP S6188635 A JPS6188635 A JP S6188635A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reception
- processor
- section
- status register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Bidirectional Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ρ０えばＣＣＩＴＴＸ２５などの信号方式に
おいて、レベル２の機能を実現するために信号路の両端
末に設備された信号送受信回路に関する。
おいて、レベル２の機能を実現するために信号路の両端
末に設備された信号送受信回路に関する。
（従来の技術）
従来、この種の信号送受信回路、特に信号受信回路は第
２図に示すように信号処理用のプロセサ１と、信号送受
信部４と、記憶部２と、＠列送受信部４と記憶部２との
間で情報を転送するための直接メモリ転送制御部５と、
プロセサ１への割込み制御部３とから構成されていた。
２図に示すように信号処理用のプロセサ１と、信号送受
信部４と、記憶部２と、＠列送受信部４と記憶部２との
間で情報を転送するための直接メモリ転送制御部５と、
プロセサ１への割込み制御部３とから構成されていた。
第２図において、１０はプロセサ１と、配憶部２と、信
号送受信部４と、直接メモリ転送制御部５との間の情報
信号線であり、１１はプロセサ１と、記憶部２と、直接
メモ１１転送制御部５との間のアドレス信号線であり、
１２は信号送受信部４と直接メモリ転送制御部５との間
の起動信号線でおり、１乙は信号送受信部４と割込み制
御部６との間の起動信号線でｉ、９．２０は外部から接
続さわるデータ信号線である。
号送受信部４と、直接メモリ転送制御部５との間の情報
信号線であり、１１はプロセサ１と、記憶部２と、直接
メモ１１転送制御部５との間のアドレス信号線であり、
１２は信号送受信部４と直接メモリ転送制御部５との間
の起動信号線でおり、１乙は信号送受信部４と割込み制
御部６との間の起動信号線でｉ、９．２０は外部から接
続さわるデータ信号線である。
第２図において信号送受信部４が信号を受信した場合に
（４、割込みによりプロセサ１へこれを通知し、プロセ
サ１は信号送受信部４の内部にある受信状態レジスタの
内容を読出すという手順による処理か一般的であった。
（４、割込みによりプロセサ１へこれを通知し、プロセ
サ１は信号送受信部４の内部にある受信状態レジスタの
内容を読出すという手順による処理か一般的であった。
上記の愛他状態レジスタの読取りは、信号送受信ｆ’ｔ
１１４に次の信号の受信を可能にさせるために必要であ
って、待ち時間を入れずに至急処理しなければならない
ものであった。このため、割込みによってプロセサ１へ
の通知が行われていた。したがって、受佃佃号の速度が
プロセサ１の処理速度に比べて十分番こ遅い場合には、
従来の構成を採用することが可能であった。
１１４に次の信号の受信を可能にさせるために必要であ
って、待ち時間を入れずに至急処理しなければならない
ものであった。このため、割込みによってプロセサ１へ
の通知が行われていた。したがって、受佃佃号の速度が
プロセサ１の処理速度に比べて十分番こ遅い場合には、
従来の構成を採用することが可能であった。
（発明が解決しようとする問題点）
しかし、信号の速度が速い場合、または信号送受信部の
数を多くして一台のプロセサで処理を実行したい場合に
は、一般に市販されているプロセサの処理速度では満足
できない場合がでてくる。
数を多くして一台のプロセサで処理を実行したい場合に
は、一般に市販されているプロセサの処理速度では満足
できない場合がでてくる。
もし、処理が遅れた場合には信号が正常に受信されず、
信号を再送受信しなければならなくなって信号路の性能
を著しく低下させることになる。
信号を再送受信しなければならなくなって信号路の性能
を著しく低下させることになる。
本発明の目的は、緊急性を要する受信レジスタの読取り
機能をプロセサリ例の状態レジスタ読取９部と状態記憶
部とに分担させ、プロセサが割込みにより緊急に行って
いた受信状態レジスタの読取りを上記状態レジスタ読取
り部と状態記憶部とが代行するようにして上記欠点を除
去し、プロセサにとって処理の緊急性をなくし、高速の
信号を受信できるように構成した信号送受信回路を提供
することにある。
機能をプロセサリ例の状態レジスタ読取９部と状態記憶
部とに分担させ、プロセサが割込みにより緊急に行って
いた受信状態レジスタの読取りを上記状態レジスタ読取
り部と状態記憶部とが代行するようにして上記欠点を除
去し、プロセサにとって処理の緊急性をなくし、高速の
信号を受信できるように構成した信号送受信回路を提供
することにある。
（問題点を解決するための手段）
本発明による信号送受信回路（コ、プロセサと。
記憶部と、信号送受信部と、直接メモリ転送制御部と２
割込み制御部と、状態レジスタ読取り部と。
割込み制御部と、状態レジスタ読取り部と。
状態ｉヒ憶部とを具備し、信号路の端末に設置して信号
の送受信を行うに際して、信号送受信部の受信状態レジ
スタの読取りをプロセサの代りに状態レジスタ読取り部
が行うように構成したものである。
の送受信を行うに際して、信号送受信部の受信状態レジ
スタの読取りをプロセサの代りに状態レジスタ読取り部
が行うように構成したものである。
プロセサは、信号を処理するためのものである。
記ｔΦ部は、信号を格納するためのものである。
信号送受信部は、ヤ信状態レジスタを備え、信号の送受
信を行うためのものである。
信を行うためのものである。
直接メモリ転送側鉤部は、記憶部と信号送受信部との間
で情報の転送を行うためのものでおる。
で情報の転送を行うためのものでおる。
割込み制御部は、信号の割込みを制御するためのもので
ある。
ある。
状態レジスタ読取り部は、信号送受信部の受信状態レジ
スタの内容を読取る舛めのものである。
スタの内容を読取る舛めのものである。
状態配憶部は、読取った情報を順次格納しておき、格納
の順に従ってプロセサへ読出すためのものである。
の順に従ってプロセサへ読出すためのものである。
（実施例）
次に、図面を秒間して本発明の実施例について説明する
。
。
第１図は、本発明による４？、列送受信回路の一実施例
を示すブロック図である。第１図において、１はプロセ
サ、２は記憶部、３は割込み制御部、４は信号送受信部
、５は直接メモリ転送制御部、６は状態レジスタ館、取
り部、７は状態記憶部である。
を示すブロック図である。第１図において、１はプロセ
サ、２は記憶部、３は割込み制御部、４は信号送受信部
、５は直接メモリ転送制御部、６は状態レジスタ館、取
り部、７は状態記憶部である。
第１図において、１１１Ｏは信号送受信部４と状態レジ
スタ読取り部６との間の起動信号線であり、１３１は状
態レジスタ読取り部６と割込み制御部６との間の起動信
号線であり、１５は状態レジスタ読取り部６と状態配憶
部７との間の起動信号線である。なお、１０〜１２、な
らび薯こ２０はそれぞれ情報信号線、アドレス信号線、
起動信号線、ならびに外部からのデータ信号線である。
スタ読取り部６との間の起動信号線であり、１３１は状
態レジスタ読取り部６と割込み制御部６との間の起動信
号線であり、１５は状態レジスタ読取り部６と状態配憶
部７との間の起動信号線である。なお、１０〜１２、な
らび薯こ２０はそれぞれ情報信号線、アドレス信号線、
起動信号線、ならびに外部からのデータ信号線である。
第１図において信号８２０から情報が信号送受信部４に
入力されると、信号送受信部４は信号線１２を介して直
接メモリ転送回路５を起動し、受信情報は記憶部２へ格
納される。すべての受信情報が受信され終ると、信号送
受信部４は信号線１３を介して状態レジスタ読取り部６
を起動する。
入力されると、信号送受信部４は信号線１２を介して直
接メモリ転送回路５を起動し、受信情報は記憶部２へ格
納される。すべての受信情報が受信され終ると、信号送
受信部４は信号線１３を介して状態レジスタ読取り部６
を起動する。
状態レジスタ読取り部６は受信状態レジスタの内容と受
信情報量に関する情報とを読出し、信号線１５を介して
状態記憶部７を起動し、この情報を状態記憶部７へ格納
する。状態記憶部７には、複数回数の情報を受信した時
の状態を格納できるようにセットしておく。状態レジス
タ読取り部６は受信状態を状態記憶部７に格納した後、
信号線１４を介して割込み制御部６を起動し、プロセサ
１へ処理要求を送出する。この後、プロセサは受信に関
する処理を行うが、この時点では既に受信状態レジスタ
の内容は読出されているので、プロセサの処理が遅れて
も信号線２０から入ってくる後続情報が受信できないこ
とはな（なる。
信情報量に関する情報とを読出し、信号線１５を介して
状態記憶部７を起動し、この情報を状態記憶部７へ格納
する。状態記憶部７には、複数回数の情報を受信した時
の状態を格納できるようにセットしておく。状態レジス
タ読取り部６は受信状態を状態記憶部７に格納した後、
信号線１４を介して割込み制御部６を起動し、プロセサ
１へ処理要求を送出する。この後、プロセサは受信に関
する処理を行うが、この時点では既に受信状態レジスタ
の内容は読出されているので、プロセサの処理が遅れて
も信号線２０から入ってくる後続情報が受信できないこ
とはな（なる。
（発明の効果）
本発明は以上説明したように、緊急性を要する受信レジ
スタの読取り機能をプロセサ以外の状態レジスタ読取り
部と状態配憶部とに分担させ、プロセサが割込みにより
緊急に行っていた受信状態レジスタの読取りを上記状態
レジスタ読取り部と状態色ｖ憶部とが代行することによ
り、信号の速度が高い場合でも容易に信号を受信できる
という効果がある。
スタの読取り機能をプロセサ以外の状態レジスタ読取り
部と状態配憶部とに分担させ、プロセサが割込みにより
緊急に行っていた受信状態レジスタの読取りを上記状態
レジスタ読取り部と状態色ｖ憶部とが代行することによ
り、信号の速度が高い場合でも容易に信号を受信できる
という効果がある。
第１図は、本発明による信号送受信回路の一実施例を示
すブロック図である。 第２図は、従来技術による信号送受信回路の一例を示す
ブロック図である。 １・・・プロセサ ２・・・記憶部 ６・・・割込み制御部 ４・・・信号送受信部 ５・・・直接メモリ転送制御部 ６・・・状態レジスタ読取り部 ７・・・状態記憶部 １０〜ＩＭ、１５，２０，１３０．１３１＠・・・・・
・信号線
すブロック図である。 第２図は、従来技術による信号送受信回路の一例を示す
ブロック図である。 １・・・プロセサ ２・・・記憶部 ６・・・割込み制御部 ４・・・信号送受信部 ５・・・直接メモリ転送制御部 ６・・・状態レジスタ読取り部 ７・・・状態記憶部 １０〜ＩＭ、１５，２０，１３０．１３１＠・・・・・
・信号線
Claims (1)
- 信号を処理するためのプロセサと、前記信号を格納する
ための記憶部と、受信状態レジスタを備え前記信号の送
受信を行うための信号送受信部と、前記記憶部と前記信
号送受信部との間で情報の転送を行うための直接メモリ
転送制御部と、前記信号の割込みを制御するための割込
み制御部と、前記信号送受信部の前記受信状態レジスタ
の内容を読取るための状態レジスタ読取り部と、前記読
取った情報を順次格納しておき、前記格納の順に従って
前記プロセサへ読出すための状態記憶部とを具備し、信
号路の端末に設置して信号の送受信を行うに際して前記
信号送受信部の前記受信状態レジスタの読取りを前記プ
ロセサの代りに前記状態レジスタ読取り部が行うように
構成したことを特徴とする信号送受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209384A JPS6188635A (ja) | 1984-10-05 | 1984-10-05 | 信号送受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209384A JPS6188635A (ja) | 1984-10-05 | 1984-10-05 | 信号送受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188635A true JPS6188635A (ja) | 1986-05-06 |
Family
ID=16572016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209384A Pending JPS6188635A (ja) | 1984-10-05 | 1984-10-05 | 信号送受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128645A (ja) * | 1987-11-13 | 1989-05-22 | Oki Electric Ind Co Ltd | 受信制御回路 |
| JPH03192939A (ja) * | 1989-12-22 | 1991-08-22 | Yamatake Honeywell Co Ltd | 送受信方法 |
-
1984
- 1984-10-05 JP JP59209384A patent/JPS6188635A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128645A (ja) * | 1987-11-13 | 1989-05-22 | Oki Electric Ind Co Ltd | 受信制御回路 |
| JPH03192939A (ja) * | 1989-12-22 | 1991-08-22 | Yamatake Honeywell Co Ltd | 送受信方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4888728A (en) | Multipoint link data-transmission control system | |
| US4554659A (en) | Data communication network | |
| US5093780A (en) | Inter-processor transmission system having data link which automatically and periodically reads and writes the transfer data | |
| US4365296A (en) | System for controlling the duration of the time interval between blocks of data in a computer-to-computer communication system | |
| JP2018524703A (ja) | データ処理 | |
| US5311510A (en) | Data storing system for a communication control circuit | |
| JPS6188635A (ja) | 信号送受信回路 | |
| US4979104A (en) | Dual microprocessor control system | |
| JPH0234518B2 (ja) | ||
| JPS61123244A (ja) | デ−タ通信処理装置 | |
| JPH0235500B2 (ja) | ||
| JP2002094576A (ja) | シリアル通信制御装置 | |
| CN117493227A (zh) | 视频数据传输方法、装置、系统、车辆及存储介质 | |
| JP2573790B2 (ja) | 転送制御装置 | |
| JPH0113575B2 (ja) | ||
| JPH0760416B2 (ja) | データ処理装置 | |
| JP2005340995A (ja) | データフロー制御方式、その回路、およびその方法 | |
| JPS6143366A (ja) | デ−タ転送方式 | |
| JPS5833745A (ja) | デ−タ転送制御方式 | |
| JPH0253816B2 (ja) | ||
| JPS619743A (ja) | ロギング制御方法 | |
| JPS59211162A (ja) | 情報処理システム | |
| JPS60114927A (ja) | フアイルメモリアクセス制御方式 | |
| JPS61264829A (ja) | ネツトワ−ク制御装置の割込み制御方式 | |
| JPS61125655A (ja) | メモリアクセス制御装置 |