JP2002094576A - シリアル通信制御装置 - Google Patents
シリアル通信制御装置Info
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Abstract
(57)【要約】
【課題】ＤＭＡ転送を使って同時送受信動作を行う場合
に、送信側ＤＭＡおよび受信側ＤＭＡで同時にメモリに
アクセスしてしまうことがあるので、それを回避するた
めに送信用および受信用に２個のメモリが必要になるこ
とを解決するシリアル通信制御装置を提供する。 【解決手段】送信ＤＭＡコントローラ４から受信ＤＭＡ
コントローラ７にメモリライト禁止信号４４を出力す
る。また、受信ＤＭＡコントローラ７から送信ＤＭＡコ
ントローラ４にメモリリード禁止信号７４を出力する。
これら禁止信号４４、７４が入力されているときは、メ
モリへのアクセスを待つ１個の共通メモリ（デュアルポ
ートメモリ）２を使用してパラレルデータのバスファイ
トを回避し、シリアルデータの同時送受信動作を可能に
する。
に、送信側ＤＭＡおよび受信側ＤＭＡで同時にメモリに
アクセスしてしまうことがあるので、それを回避するた
めに送信用および受信用に２個のメモリが必要になるこ
とを解決するシリアル通信制御装置を提供する。 【解決手段】送信ＤＭＡコントローラ４から受信ＤＭＡ
コントローラ７にメモリライト禁止信号４４を出力す
る。また、受信ＤＭＡコントローラ７から送信ＤＭＡコ
ントローラ４にメモリリード禁止信号７４を出力する。
これら禁止信号４４、７４が入力されているときは、メ
モリへのアクセスを待つ１個の共通メモリ（デュアルポ
ートメモリ）２を使用してパラレルデータのバスファイ
トを回避し、シリアルデータの同時送受信動作を可能に
する。
Description
【０００１】
【発明の属する技術分野】本発明はシリアル通信制御装
置、特にメモリ（記憶装置）を有し、ＲＳ−２３２Ｃ等
のシリアル伝走路を介してデータを送受信するシリアル
通信制御装置に関する。
置、特にメモリ（記憶装置）を有し、ＲＳ−２３２Ｃ等
のシリアル伝走路を介してデータを送受信するシリアル
通信制御装置に関する。
【０００２】
【従来の技術】一般的なデータ送信制御は、ＣＰＵ（中
央処理装置）が送信データを１ビットずつクロックに同
期させて出力し、データ受信制御は、ＣＰＵが受信デー
タを１ビットずつ取り込んでいる。しかし、ＣＰＵが通
信制御を行う場合に、通信データが増加すると、ＣＰＵ
は通信制御処理に時間をとられ、通信以外の処理が待た
されてしまうこととなる。
央処理装置）が送信データを１ビットずつクロックに同
期させて出力し、データ受信制御は、ＣＰＵが受信デー
タを１ビットずつ取り込んでいる。しかし、ＣＰＵが通
信制御を行う場合に、通信データが増加すると、ＣＰＵ
は通信制御処理に時間をとられ、通信以外の処理が待た
されてしまうこととなる。
【０００３】上述の問題を解決する一般的な通信制御装
置が、例えば特開平１０−３１３３４５号公報の「通信
制御装置」等に開示されている。また、関連技術が、特
開平１０−３１２３５５号公報の「制御ユニットおよび
通信システム」および特開平１０−３４０２４８号公報
の「ダイレクトメモリアクセス装置」等に開示されてい
る。上述した従来の通信制御装置では、ハードウエアに
よる通信制御技術が開示されている。即ち、送信時に
は、ＤＭＡ（直接メモリアクセス）転送を用いて送信デ
ータをメモリから読み出し、パラレル／シリアル（Ｐ／
Ｓ）変換を行い、シリアルデータを外部へ出力する。ま
た、受信時には、外部から受信したシリアルデータのシ
リアル／パラレル（Ｓ／Ｐ）変換を行い、ＤＭＡ転送で
メモリに格納する。斯かるＤＭＡ転送を使用することに
より、ＣＰＵの処理は、メモリへのデータ書き込み／読
み出しのみとなり、通信にかかっていた処理時間を短縮
することが可能になる。
置が、例えば特開平１０−３１３３４５号公報の「通信
制御装置」等に開示されている。また、関連技術が、特
開平１０−３１２３５５号公報の「制御ユニットおよび
通信システム」および特開平１０−３４０２４８号公報
の「ダイレクトメモリアクセス装置」等に開示されてい
る。上述した従来の通信制御装置では、ハードウエアに
よる通信制御技術が開示されている。即ち、送信時に
は、ＤＭＡ（直接メモリアクセス）転送を用いて送信デ
ータをメモリから読み出し、パラレル／シリアル（Ｐ／
Ｓ）変換を行い、シリアルデータを外部へ出力する。ま
た、受信時には、外部から受信したシリアルデータのシ
リアル／パラレル（Ｓ／Ｐ）変換を行い、ＤＭＡ転送で
メモリに格納する。斯かるＤＭＡ転送を使用することに
より、ＣＰＵの処理は、メモリへのデータ書き込み／読
み出しのみとなり、通信にかかっていた処理時間を短縮
することが可能になる。
【０００４】この先行技術文献に開示された通信制御装
置１１０は、図９に示す如く、ＣＰＵ１２０、メモリ１
４０、ＤＭＡコントローラ１３０、カウンタ１５０、シ
リアルコントローラ１６０およびＲＳ−２３２Ｃコネク
タ１１２を使用している。ＲＳ−２３２Ｃコネクタ１１
２には、ケーブル１１４が接続されている。ＣＰＵ１２
０、ＤＭＡコントローラ１３０、メモリ１４０およびシ
リアルコントローラ１６０は、データバスＤＢにより相
互接続されている。また、ＣＰＵ１２０、ＤＭＡコント
ローラ１３０およびメモリ１４０は、メモリバスＭＢに
より相互接続されている。ＣＰＵ１２０は、ＤＭＡコン
トローラ１３０、メモリ１４０、カウンタ１５０および
シリアルコントローラ１６０と、それぞれＤＭＡ制御信
号線１３０ａ、メモリ制御信号線１４０ａ、カウンタ制
御信号線１５０ａにより相互接続されている。ＤＭＡコ
ントローラ１３０、カウンタ１５０は、カウントアップ
信号線１３０ｂにより接続されている。また、シリアル
コントローラ１６０およびＲＳ−２３２Ｃコネクタ１１
２間は、ＣＳ信号線１６２、ＲＳ信号線１６４、ＲＤ信
号線１６６およびＲＤ信号線１６８により接されてい
る。更に、ＣＳ信号線１６２およびＲＳ信号線１６４
は、それぞれＤＭＡコントローラ１３０と、カウンタ１
５０およびＣＰＵ１２０とに接続されている。
置１１０は、図９に示す如く、ＣＰＵ１２０、メモリ１
４０、ＤＭＡコントローラ１３０、カウンタ１５０、シ
リアルコントローラ１６０およびＲＳ−２３２Ｃコネク
タ１１２を使用している。ＲＳ−２３２Ｃコネクタ１１
２には、ケーブル１１４が接続されている。ＣＰＵ１２
０、ＤＭＡコントローラ１３０、メモリ１４０およびシ
リアルコントローラ１６０は、データバスＤＢにより相
互接続されている。また、ＣＰＵ１２０、ＤＭＡコント
ローラ１３０およびメモリ１４０は、メモリバスＭＢに
より相互接続されている。ＣＰＵ１２０は、ＤＭＡコン
トローラ１３０、メモリ１４０、カウンタ１５０および
シリアルコントローラ１６０と、それぞれＤＭＡ制御信
号線１３０ａ、メモリ制御信号線１４０ａ、カウンタ制
御信号線１５０ａにより相互接続されている。ＤＭＡコ
ントローラ１３０、カウンタ１５０は、カウントアップ
信号線１３０ｂにより接続されている。また、シリアル
コントローラ１６０およびＲＳ−２３２Ｃコネクタ１１
２間は、ＣＳ信号線１６２、ＲＳ信号線１６４、ＲＤ信
号線１６６およびＲＤ信号線１６８により接されてい
る。更に、ＣＳ信号線１６２およびＲＳ信号線１６４
は、それぞれＤＭＡコントローラ１３０と、カウンタ１
５０およびＣＰＵ１２０とに接続されている。
【０００５】送信時には、ＣＰＵ１２０がメモリ１４０
に書き込んでおいた送信データをシリアルコントローラ
１６０にＤＭＡ転送する。そして、シリアルコントロー
ラ１６０がＰ／Ｓ変換を行い、データを送信する。ま
た、受信時には、シリアルコントローラ１６０が受信デ
ータをＳ／Ｐ変換し、受信データをメモリ１４０にＤＭ
Ａ転送する。
に書き込んでおいた送信データをシリアルコントローラ
１６０にＤＭＡ転送する。そして、シリアルコントロー
ラ１６０がＰ／Ｓ変換を行い、データを送信する。ま
た、受信時には、シリアルコントローラ１６０が受信デ
ータをＳ／Ｐ変換し、受信データをメモリ１４０にＤＭ
Ａ転送する。
【０００６】
【発明が解決しようとする課題】しかし、上述した従来
の通信制御装置では、ＤＭＡコントローラ１３０、カウ
ンタ１５０およびシリアルコントローラ１６０が各１個
ずつしかない。このため、送信中に受信要求が相手側か
ら送信された場合には、送信が終了するまで受信側を待
たせなければならない。送受信を同時に行えるようにす
るためには、全ての構成要素（又はブロック）を各１対
用意して、送信と受信を別々に処理しなければならな
い。その結果、全ての構成要素が２倍必要になってしま
い回路が大規模になるという問題がある。
の通信制御装置では、ＤＭＡコントローラ１３０、カウ
ンタ１５０およびシリアルコントローラ１６０が各１個
ずつしかない。このため、送信中に受信要求が相手側か
ら送信された場合には、送信が終了するまで受信側を待
たせなければならない。送受信を同時に行えるようにす
るためには、全ての構成要素（又はブロック）を各１対
用意して、送信と受信を別々に処理しなければならな
い。その結果、全ての構成要素が２倍必要になってしま
い回路が大規模になるという問題がある。
【０００７】
【発明の目的】従って、本発明の目的は、１個のメモリ
を共有して、送受信を同時に動作可能にする比較的簡単
な構成のシリアル通信制御装置を提供することである。
を共有して、送受信を同時に動作可能にする比較的簡単
な構成のシリアル通信制御装置を提供することである。
【０００８】
【課題を解決するための手段】本発明によるシリアル通
信制御装置は、ＣＰＵ、メモリおよびＤＭＡコントロー
ラを含み、パラレルデータをシリアル変換して通信する
装置であって、送信ＤＭＡコントローラおよび受信ＤＭ
Ａコントローラを設け、送信ＤＭＡコントローラおよび
受信ＤＭＡコントローラ間でメモリライト禁止信号およ
びメモリリード禁止信号を転送し、メモリの読み出しお
よび書き込みを、それぞれ送信ＤＭＡコントローラおよ
び受信ＤＭＡコントローラで排他的に行い、１個のメモ
リを送受信に共有する。
信制御装置は、ＣＰＵ、メモリおよびＤＭＡコントロー
ラを含み、パラレルデータをシリアル変換して通信する
装置であって、送信ＤＭＡコントローラおよび受信ＤＭ
Ａコントローラを設け、送信ＤＭＡコントローラおよび
受信ＤＭＡコントローラ間でメモリライト禁止信号およ
びメモリリード禁止信号を転送し、メモリの読み出しお
よび書き込みを、それぞれ送信ＤＭＡコントローラおよ
び受信ＤＭＡコントローラで排他的に行い、１個のメモ
リを送受信に共有する。
【０００９】また、本発明のシリアル通信制御装置の好
適実施形態によると、メモリおよび送信ＤＭＡコントロ
ーラに接続されたＰ／Ｓ（パラレル／シリアル）変換器
と、メモリおよび受信ＤＭＡコントローラに接続された
Ｓ／Ｐ（シリアル／パラレル）変換器とを備える。送信
ＤＭＡコントローラおよび受信ＤＭＡコントローラに
は、それぞれＰ／Ｓ変換器に書き込まれたデータ数をカ
ウントする送信カウンタおよびＳ／Ｐ変換器から読み出
されたデータ数をカウントする受信カウンタが接続され
る。メモリは、ＣＰＵ、送信ＤＭＡコントローラ、受信
ＤＭＡコントローラ、Ｐ／Ｓ変換器およびＳ／Ｐ変換器
に接続されたデュアルポートメモリである。また、Ｐ／
Ｓ変換器は、送信データおよび送信クロックをＲＳ−２
３２Ｃ等のシリアル伝送路に出力する。
適実施形態によると、メモリおよび送信ＤＭＡコントロ
ーラに接続されたＰ／Ｓ（パラレル／シリアル）変換器
と、メモリおよび受信ＤＭＡコントローラに接続された
Ｓ／Ｐ（シリアル／パラレル）変換器とを備える。送信
ＤＭＡコントローラおよび受信ＤＭＡコントローラに
は、それぞれＰ／Ｓ変換器に書き込まれたデータ数をカ
ウントする送信カウンタおよびＳ／Ｐ変換器から読み出
されたデータ数をカウントする受信カウンタが接続され
る。メモリは、ＣＰＵ、送信ＤＭＡコントローラ、受信
ＤＭＡコントローラ、Ｐ／Ｓ変換器およびＳ／Ｐ変換器
に接続されたデュアルポートメモリである。また、Ｐ／
Ｓ変換器は、送信データおよび送信クロックをＲＳ−２
３２Ｃ等のシリアル伝送路に出力する。
【００１０】
【発明の実施の形態】以下、本発明によるシリアル通信
制御装置の好適実施形態の構成および動作を、添付図を
参照して詳細に説明する。
制御装置の好適実施形態の構成および動作を、添付図を
参照して詳細に説明する。
【００１１】先ず、図１は、８ビットＣＰＵを使用する
本発明によるシリアル通信制御装置の好適（又は第１）
実施形態のブロック図を示す。このシリアル通信制御装
置は、８ビットＣＰＵ１、デュアルポートメモリ２、送
信カウンタ３、送信ＤＭＡコントローラ４、Ｐ／Ｓ変換
器５、受信カウンタ６、受信ＤＭＡコントローラ７およ
びＳ／Ｐ変換器８により構成される。ＣＰＵ１、デュア
ルポートメモリ２、送信ＤＭＡコントローラ４および受
信ＤＭＡコントローラ７は、ＣＰＵアドレスバス１０お
よびＣＰＵデータバス１１により相互接続されている。
デュアルポートメモリ２、送信ＤＭＡコントローラ４お
よび受信ＤＭＡコントローラ７は、メモリアドレスバス
２０で相互接続されている。また、デュアルポートメモ
リ２、Ｐ／Ｓ変換器５およびＳ／Ｐ変換器８は、メモリ
データバス２１により相互接続されている。
本発明によるシリアル通信制御装置の好適（又は第１）
実施形態のブロック図を示す。このシリアル通信制御装
置は、８ビットＣＰＵ１、デュアルポートメモリ２、送
信カウンタ３、送信ＤＭＡコントローラ４、Ｐ／Ｓ変換
器５、受信カウンタ６、受信ＤＭＡコントローラ７およ
びＳ／Ｐ変換器８により構成される。ＣＰＵ１、デュア
ルポートメモリ２、送信ＤＭＡコントローラ４および受
信ＤＭＡコントローラ７は、ＣＰＵアドレスバス１０お
よびＣＰＵデータバス１１により相互接続されている。
デュアルポートメモリ２、送信ＤＭＡコントローラ４お
よび受信ＤＭＡコントローラ７は、メモリアドレスバス
２０で相互接続されている。また、デュアルポートメモ
リ２、Ｐ／Ｓ変換器５およびＳ／Ｐ変換器８は、メモリ
データバス２１により相互接続されている。
【００１２】更に、ＣＰＵ１から送信ＤＭＡコントロー
ラ４に、送信動作開始信号１２が送られる。ＣＰＵ１か
らデュアルポートメモリ２および送信ＤＭＡコントロー
ラ４に、ＣＰＵデータライト信号１３が送られる。ＣＰ
Ｕ１からデュアルポートメモリ２および受信ＤＭＡコン
トローラ７に、ＣＰＵデータリード信号１４が送られ
る。ＣＰＵ１から送信ＤＭＡコントローラ４、受信ＤＭ
Ａコントローラ７およびＰ／Ｓ変換器５に、基本クロッ
ク１５が送られる。送信ＤＭＡコントローラ４は、送信
カウンタ３に送信カウンタクリア信号４３およびパラレ
ルデータライト信号４２を、デュアルポートメモリ２に
メモリデータリード信号２２を、および受信ＤＭＡコン
トローラ７にメモリライト禁止信号４４を送る。
ラ４に、送信動作開始信号１２が送られる。ＣＰＵ１か
らデュアルポートメモリ２および送信ＤＭＡコントロー
ラ４に、ＣＰＵデータライト信号１３が送られる。ＣＰ
Ｕ１からデュアルポートメモリ２および受信ＤＭＡコン
トローラ７に、ＣＰＵデータリード信号１４が送られ
る。ＣＰＵ１から送信ＤＭＡコントローラ４、受信ＤＭ
Ａコントローラ７およびＰ／Ｓ変換器５に、基本クロッ
ク１５が送られる。送信ＤＭＡコントローラ４は、送信
カウンタ３に送信カウンタクリア信号４３およびパラレ
ルデータライト信号４２を、デュアルポートメモリ２に
メモリデータリード信号２２を、および受信ＤＭＡコン
トローラ７にメモリライト禁止信号４４を送る。
【００１３】また、この送信ＤＭＡコントローラ４に
は、受信ＤＭＡコントローラ７からメモリリード禁止信
号７４が、また外部より送信許可信号（ＣＳ）４１が入
力される。一方、受信ＤＭＡコントローラ７は、受信カ
ウンタ６へ受信カウンタクリア信号７３およびパラレル
データリード信号７２を、デュアルポートメモリ２へメ
モリデータライト信号２３を、外部に受信許可信号（Ｒ
Ｓ）７１を送る。また、送信ＤＭＡコントローラ４およ
び受信ＤＭＡコントローラ７には、それぞれ送信カウン
タ３および受信カウンタ６から送信カウント値３１およ
び受信カウント値６１が入力される。更に、Ｐ／Ｓ変換
器５は、送信ＤＭＡコントローラ４からパラレルデータ
ライト信号４２を受け、送信データ５１および送信クロ
ック５２を出力する。Ｓ／Ｐ変換器８には、受信ＤＭＡ
コントローラ７からパラレルデータリード信号７２が、
また外部から受信データ８１および受信クロック８２が
入力される。この受信クロック８２は、受信ＤＭＡコン
トローラ７にも入力される。
は、受信ＤＭＡコントローラ７からメモリリード禁止信
号７４が、また外部より送信許可信号（ＣＳ）４１が入
力される。一方、受信ＤＭＡコントローラ７は、受信カ
ウンタ６へ受信カウンタクリア信号７３およびパラレル
データリード信号７２を、デュアルポートメモリ２へメ
モリデータライト信号２３を、外部に受信許可信号（Ｒ
Ｓ）７１を送る。また、送信ＤＭＡコントローラ４およ
び受信ＤＭＡコントローラ７には、それぞれ送信カウン
タ３および受信カウンタ６から送信カウント値３１およ
び受信カウント値６１が入力される。更に、Ｐ／Ｓ変換
器５は、送信ＤＭＡコントローラ４からパラレルデータ
ライト信号４２を受け、送信データ５１および送信クロ
ック５２を出力する。Ｓ／Ｐ変換器８には、受信ＤＭＡ
コントローラ７からパラレルデータリード信号７２が、
また外部から受信データ８１および受信クロック８２が
入力される。この受信クロック８２は、受信ＤＭＡコン
トローラ７にも入力される。
【００１４】図１のブロック図において、ＣＰＵ１から
の送信データは、デュアルポートメモリ２に書き込まれ
る。そして、送信ＤＭＡコントローラ４によりＰ／Ｓ変
換器５にＤＭＡ転送される。Ｐ／Ｓ変換器５でシリアル
変換された送信データ５１は、送信クロック５２と共に
ＲＳ−２３２Ｃ等のシリアル伝送路（図示せず）へ出力
される。また、Ｓ／Ｐ変換器８が受信した受信データ８
１は、Ｓ／Ｐ変換器８でＳ／Ｐ変換され、受信ＤＭＡコ
ントローラ７によりデュアルポートメモリ２にＤＭＡ転
送される。デュアルポートメモリ２に書き込まれた受信
データは、ＣＰＵ１が読み出す。
の送信データは、デュアルポートメモリ２に書き込まれ
る。そして、送信ＤＭＡコントローラ４によりＰ／Ｓ変
換器５にＤＭＡ転送される。Ｐ／Ｓ変換器５でシリアル
変換された送信データ５１は、送信クロック５２と共に
ＲＳ−２３２Ｃ等のシリアル伝送路（図示せず）へ出力
される。また、Ｓ／Ｐ変換器８が受信した受信データ８
１は、Ｓ／Ｐ変換器８でＳ／Ｐ変換され、受信ＤＭＡコ
ントローラ７によりデュアルポートメモリ２にＤＭＡ転
送される。デュアルポートメモリ２に書き込まれた受信
データは、ＣＰＵ１が読み出す。
【００１５】ここで、送信ＤＭＡコントローラ４には、
メモリライト禁止信号４４が設けられている。このメモ
リライト禁止信号４４が出力されている間は、受信ＤＭ
Ａコントローラ７からデュアルポートメモリ２への受信
データの書き込み動作を禁止する。また、受信ＤＭＡコ
ントローラ７にメモリリード禁止信号７４が設けられて
いる。そこで、このメモリリード禁止信号７４が出力さ
れている間は、送信ＤＭＡコントローラ４がデュアルポ
ートメモリ２から送信データの読み出し動作を禁止す
る。このようにして、デュアルポートメモリ２への書き
込み動作および読み出し動作を同時に行わないようにし
ているので、１個のデュアルポートメモリ２で送受信動
作が可能になる。尚、図１の送信ＤＭＡコントローラ４
および受信ＤＭＡコントローラ７は、当業者に周知であ
り、また本発明とは直接関係しないので、その詳細説明
は省略する。
メモリライト禁止信号４４が設けられている。このメモ
リライト禁止信号４４が出力されている間は、受信ＤＭ
Ａコントローラ７からデュアルポートメモリ２への受信
データの書き込み動作を禁止する。また、受信ＤＭＡコ
ントローラ７にメモリリード禁止信号７４が設けられて
いる。そこで、このメモリリード禁止信号７４が出力さ
れている間は、送信ＤＭＡコントローラ４がデュアルポ
ートメモリ２から送信データの読み出し動作を禁止す
る。このようにして、デュアルポートメモリ２への書き
込み動作および読み出し動作を同時に行わないようにし
ているので、１個のデュアルポートメモリ２で送受信動
作が可能になる。尚、図１の送信ＤＭＡコントローラ４
および受信ＤＭＡコントローラ７は、当業者に周知であ
り、また本発明とは直接関係しないので、その詳細説明
は省略する。
【００１６】以下、図１に示す本発明によるシリアル通
信制御装置の実施形態の動作を説明する。先ず、８ビッ
トのＣＰＵデータバス１１を有するＣＰＵ１を使用した
場合の送信動作を、図２のタイミングチャートを参照し
て説明する。このタイミングチャートは、送信ＤＭＡコ
ントローラ４およびＰ／Ｓ変換器５の動作を示す。図２
中、（ａ）はメモリアドレスバス２０、（ｂ）はメモリ
データバス２１、（ｃ）はメモリデータリード２２、
（ｄ）はパラレルデータライト４２、（ｅ）はメモリリ
ード禁止７４、（ｆ）は送信データ５１および（ｇ）は
送信クロック５２を示す。
信制御装置の実施形態の動作を説明する。先ず、８ビッ
トのＣＰＵデータバス１１を有するＣＰＵ１を使用した
場合の送信動作を、図２のタイミングチャートを参照し
て説明する。このタイミングチャートは、送信ＤＭＡコ
ントローラ４およびＰ／Ｓ変換器５の動作を示す。図２
中、（ａ）はメモリアドレスバス２０、（ｂ）はメモリ
データバス２１、（ｃ）はメモリデータリード２２、
（ｄ）はパラレルデータライト４２、（ｅ）はメモリリ
ード禁止７４、（ｆ）は送信データ５１および（ｇ）は
送信クロック５２を示す。
【００１７】ＣＰＵ１は、データ送信の必要性がある場
合には、ＣＰＵアドレスバス１０、ＣＰＵデータバス１
１およびＣＰＵデータライト信号１３を使用して、デュ
アルポートメモリ２に送信データを書き込む。ＣＰＵ１
が送信データをデュアルポートメモリ２に書き込んだ後
に、送信データを格納したデュアルポートメモリ２の先
頭アドレスおよび送信データ数を、送信ＤＭＡコントロ
ーラ４に書き込む。送信ＤＭＡコントローラ４に先頭ア
ドレスおよび送信データ数を書き込む場合にも、デュア
ルポートメモリ２へのデータ書き込みと同様に、ＣＰＵ
アドレスバス１０、ＣＰＵデータバス１１およびＣＰＵ
データライト信号１３を使用して、送信ＤＭＡコントロ
ーラ４にデータを書き込む。送信ＤＭＡコントローラ４
は、ＣＰＵ１からの送信動作開始信号１２により、デュ
アルポートメモリ２から先頭１バイトのデータを読み出
し、Ｐ／Ｓ変換器５へ書き込む。Ｐ／Ｓ変換器５で８ビ
ットの送信データをＰ／Ｓ変換し、送信データ５１およ
び送信クロック５２を上述したシリアル伝送路に出力す
る。
合には、ＣＰＵアドレスバス１０、ＣＰＵデータバス１
１およびＣＰＵデータライト信号１３を使用して、デュ
アルポートメモリ２に送信データを書き込む。ＣＰＵ１
が送信データをデュアルポートメモリ２に書き込んだ後
に、送信データを格納したデュアルポートメモリ２の先
頭アドレスおよび送信データ数を、送信ＤＭＡコントロ
ーラ４に書き込む。送信ＤＭＡコントローラ４に先頭ア
ドレスおよび送信データ数を書き込む場合にも、デュア
ルポートメモリ２へのデータ書き込みと同様に、ＣＰＵ
アドレスバス１０、ＣＰＵデータバス１１およびＣＰＵ
データライト信号１３を使用して、送信ＤＭＡコントロ
ーラ４にデータを書き込む。送信ＤＭＡコントローラ４
は、ＣＰＵ１からの送信動作開始信号１２により、デュ
アルポートメモリ２から先頭１バイトのデータを読み出
し、Ｐ／Ｓ変換器５へ書き込む。Ｐ／Ｓ変換器５で８ビ
ットの送信データをＰ／Ｓ変換し、送信データ５１およ
び送信クロック５２を上述したシリアル伝送路に出力す
る。
【００１８】８ビットのデータを送信した後に、送信Ｄ
ＭＡコントローラ４は、次の１バイトのデータをデュア
ルポートメモリ２から読み出し、Ｐ／Ｓ変換器５に書き
込むことによりデータ転送を行う。送信カウンタ３は、
Ｐ／Ｓ変換器５に書き込まれたデータ数を計数（カウン
ト）し、送信ＤＭＡコントローラ４に送信カウント値３
１を出力している。送信ＤＭＡコントローラ４は、この
送信カウント値３１が、予めＣＰＵ１から設定された送
信データ数と一致したところで、送信カウンタクリア信
号４３を出力し、ＤＭＡ動作を停止する。
ＭＡコントローラ４は、次の１バイトのデータをデュア
ルポートメモリ２から読み出し、Ｐ／Ｓ変換器５に書き
込むことによりデータ転送を行う。送信カウンタ３は、
Ｐ／Ｓ変換器５に書き込まれたデータ数を計数（カウン
ト）し、送信ＤＭＡコントローラ４に送信カウント値３
１を出力している。送信ＤＭＡコントローラ４は、この
送信カウント値３１が、予めＣＰＵ１から設定された送
信データ数と一致したところで、送信カウンタクリア信
号４３を出力し、ＤＭＡ動作を停止する。
【００１９】次に、図１に示すシリアル通信制御装置の
受信動作を、図３のタイミングチャートを参照して説明
する。図３のタイミングチャートは、受信ＤＭＡコント
ローラ７およびＳ／Ｐ変換器８の動作を示している。即
ち、図３中、（ａ）はメモリアドレスバス２０、（ｂ）
はメモリデータバス２１、（ｃ）は受信データ８１、
（ｄ）は受信クロック８２、（ｅ）はパラレルデータリ
ード７２、（ｆ）はメモリデータライト２３および
（ｇ）はメモリライト禁止４４を示す。
受信動作を、図３のタイミングチャートを参照して説明
する。図３のタイミングチャートは、受信ＤＭＡコント
ローラ７およびＳ／Ｐ変換器８の動作を示している。即
ち、図３中、（ａ）はメモリアドレスバス２０、（ｂ）
はメモリデータバス２１、（ｃ）は受信データ８１、
（ｄ）は受信クロック８２、（ｅ）はパラレルデータリ
ード７２、（ｆ）はメモリデータライト２３および
（ｇ）はメモリライト禁止４４を示す。
【００２０】Ｓ／Ｐ変換器８に入力された受信データ８
１を受信クロック８２で取り込む。シリアルデータが、
８ビット貯まると、受信ＤＭＡコントローラ７は、Ｓ／
Ｐ変換器８からデータを読み出し、デュアルポートメモ
リ２にデータを書き込む。受信カウンタ６は、Ｓ／Ｐ変
換器８から読み出したデータ数をカウントしている。受
信ＤＭＡコントローラ７は、受信データを格納したデュ
アルポートメモリ２の先頭アドレスおよびデータ数を内
部レジスタに記録する。ＣＰＵ１は、受信ＤＭＡコント
ローラ７の内部レジスタに記録してあるデータ数を周期
的にアクセスし、受信データの有無を確認する。受信デ
ータがある場合には、ＣＰＵアドレスバス１０、ＣＰＵ
データバス１１およびＣＰＵデータリード信号１４を使
用してデュアルポートメモリ２から受信データを読み出
す。ＣＰＵ１が、受信ＤＭＡコントローラ７から先頭ア
ドレスおよびデータ数を読み出す場合にも、デュアルポ
ートメモリ２からのデータ読み出しと同様に、ＣＰＵア
ドレスバス１０、ＣＰＵデータバス１１およびＣＰＵデ
ータリード信号１４を使用して、受信ＤＭＡコントロー
ラ７からデータを読み出す。受信データ数をＣＰＵ１が
読み出した場合には、受信ＤＭＡコントローラ７から受
信カウンタ６に受信カウンタクリア信号７３が出力され
る。
１を受信クロック８２で取り込む。シリアルデータが、
８ビット貯まると、受信ＤＭＡコントローラ７は、Ｓ／
Ｐ変換器８からデータを読み出し、デュアルポートメモ
リ２にデータを書き込む。受信カウンタ６は、Ｓ／Ｐ変
換器８から読み出したデータ数をカウントしている。受
信ＤＭＡコントローラ７は、受信データを格納したデュ
アルポートメモリ２の先頭アドレスおよびデータ数を内
部レジスタに記録する。ＣＰＵ１は、受信ＤＭＡコント
ローラ７の内部レジスタに記録してあるデータ数を周期
的にアクセスし、受信データの有無を確認する。受信デ
ータがある場合には、ＣＰＵアドレスバス１０、ＣＰＵ
データバス１１およびＣＰＵデータリード信号１４を使
用してデュアルポートメモリ２から受信データを読み出
す。ＣＰＵ１が、受信ＤＭＡコントローラ７から先頭ア
ドレスおよびデータ数を読み出す場合にも、デュアルポ
ートメモリ２からのデータ読み出しと同様に、ＣＰＵア
ドレスバス１０、ＣＰＵデータバス１１およびＣＰＵデ
ータリード信号１４を使用して、受信ＤＭＡコントロー
ラ７からデータを読み出す。受信データ数をＣＰＵ１が
読み出した場合には、受信ＤＭＡコントローラ７から受
信カウンタ６に受信カウンタクリア信号７３が出力され
る。
【００２１】以上、送信および受信が単独で動作した場
合を説明した。一方、送信および受信が同時に発生した
場合には、送信ＤＭＡコントローラ４が、デュアルポー
トメモリ２からのデータ読み出し動作と、受信ＤＭＡコ
ントローラ７がデュアルポートメモリ２へデータを書き
込む動作が同時に発生する可能性がある。この場合の動
作を、図４のタイミングチャートを参照して説明する。
図４中、（ａ）はメモリアドレスバス２０、（ｂ）はメ
モリデータバス２１、（ｃ）はメモリデータリード２
２、（ｄ）はパラレルデータライト４２、（ｅ）はメモ
リリード禁止７４、（ｆ）は送信データ５１、（ｇ）は
送信クロック５２、（ｈ）は受信データ８１、（ｉ）は
受信クロック８２、（ｊ）はパラレルデータリード７
２、（ｋ）はメモリデータライト２３および（ｌ）はメ
モリライト禁止４４を示す。
合を説明した。一方、送信および受信が同時に発生した
場合には、送信ＤＭＡコントローラ４が、デュアルポー
トメモリ２からのデータ読み出し動作と、受信ＤＭＡコ
ントローラ７がデュアルポートメモリ２へデータを書き
込む動作が同時に発生する可能性がある。この場合の動
作を、図４のタイミングチャートを参照して説明する。
図４中、（ａ）はメモリアドレスバス２０、（ｂ）はメ
モリデータバス２１、（ｃ）はメモリデータリード２
２、（ｄ）はパラレルデータライト４２、（ｅ）はメモ
リリード禁止７４、（ｆ）は送信データ５１、（ｇ）は
送信クロック５２、（ｈ）は受信データ８１、（ｉ）は
受信クロック８２、（ｊ）はパラレルデータリード７
２、（ｋ）はメモリデータライト２３および（ｌ）はメ
モリライト禁止４４を示す。
【００２２】送信および受信が同時に発生した場合に
は、同一のメモリデータバス２１を利用しているため、
バスファイト（競合）が生じ、データが不定になってし
まう。これを解決するために、送信ＤＭＡコントローラ
４がデュアルポートメモリ２からデータ読み出しを行っ
ている間は、メモリライト禁止信号４４を受信ＤＭＡコ
ントローラ７に出力する。受信ＤＭＡコントローラ７
は、メモリライト禁止信号４４が出ていないときに、デ
ュアルポートメモリ２へのデータ書き込みを行う。ま
た、受信ＤＭＡコントローラ７がデュアルポートメモリ
２へデータ書き込みを行っている間は、メモリリード禁
止信号７４を送信ＤＭＡコントローラ４に出力する。そ
こで、送信ＤＭＡコントローラ４は、メモリリード禁止
信号７４が出ていないときに、デュアルポートメモリ２
からのデータ読み出しを行う。このように、デュアルポ
ートメモリ２へのアクセス禁止信号を使用し、タイミン
グをずらすことによりバスファイトを回避する。そし
て、送受信の同時動作を１個（又は共有）のデュアルポ
ートメモリ２で実行可能にした。
は、同一のメモリデータバス２１を利用しているため、
バスファイト（競合）が生じ、データが不定になってし
まう。これを解決するために、送信ＤＭＡコントローラ
４がデュアルポートメモリ２からデータ読み出しを行っ
ている間は、メモリライト禁止信号４４を受信ＤＭＡコ
ントローラ７に出力する。受信ＤＭＡコントローラ７
は、メモリライト禁止信号４４が出ていないときに、デ
ュアルポートメモリ２へのデータ書き込みを行う。ま
た、受信ＤＭＡコントローラ７がデュアルポートメモリ
２へデータ書き込みを行っている間は、メモリリード禁
止信号７４を送信ＤＭＡコントローラ４に出力する。そ
こで、送信ＤＭＡコントローラ４は、メモリリード禁止
信号７４が出ていないときに、デュアルポートメモリ２
からのデータ読み出しを行う。このように、デュアルポ
ートメモリ２へのアクセス禁止信号を使用し、タイミン
グをずらすことによりバスファイトを回避する。そし
て、送受信の同時動作を１個（又は共有）のデュアルポ
ートメモリ２で実行可能にした。
【００２３】次に、本発明によるシリアル通信制御装置
の第２実施形態のブロック図を図５に示す。その基本的
構成は、図１を参照して上述した好適又は第１実施形態
と類似するので、対応する構成要素には同様の参照符号
を使用し、相違点を中心に説明する。この第２実施形態
のシリアル通信制御装置は、１６ビットのＣＰＵ１´、
デュアルポートメモリ２´、送信カウンタ３´、送信Ｄ
ＭＡコントローラ４´、Ｐ／Ｓ変換器５´、受信カウン
タ６´、受信ＤＭＡコントローラ７´およびＳ／Ｐ変換
器８´により構成される。また、ＣＰＵ１´、デュアル
ポートメモリ２´、送信ＤＭＡコントローラ４´および
受信ＤＭＡコントローラ７´は、ＣＰＵアドレスバス１
０´および１６ビットのＣＰＵデータバス１１´により
相互接続されている。ＣＰＵ１´およびデュアルポート
メモリ２´は、１６ビットのＣＰＵデータバス１１´を
有し、Ｐ／Ｓ変換器５´は、１６ビットのパラレルデー
タを基本クロック１５に同期して１ビットずつ送信デー
タ５１および送信クロック５２を出力する１６ビットの
シフトレジスタである。Ｓ／Ｐ変換器８´は、受信クロ
ック８２に同期して入力される受信データ８１を１ビッ
トずつラッチし、１６ビット単位でパラレルデ−タを出
力する１６ビットのシフトレジスタである。
の第２実施形態のブロック図を図５に示す。その基本的
構成は、図１を参照して上述した好適又は第１実施形態
と類似するので、対応する構成要素には同様の参照符号
を使用し、相違点を中心に説明する。この第２実施形態
のシリアル通信制御装置は、１６ビットのＣＰＵ１´、
デュアルポートメモリ２´、送信カウンタ３´、送信Ｄ
ＭＡコントローラ４´、Ｐ／Ｓ変換器５´、受信カウン
タ６´、受信ＤＭＡコントローラ７´およびＳ／Ｐ変換
器８´により構成される。また、ＣＰＵ１´、デュアル
ポートメモリ２´、送信ＤＭＡコントローラ４´および
受信ＤＭＡコントローラ７´は、ＣＰＵアドレスバス１
０´および１６ビットのＣＰＵデータバス１１´により
相互接続されている。ＣＰＵ１´およびデュアルポート
メモリ２´は、１６ビットのＣＰＵデータバス１１´を
有し、Ｐ／Ｓ変換器５´は、１６ビットのパラレルデー
タを基本クロック１５に同期して１ビットずつ送信デー
タ５１および送信クロック５２を出力する１６ビットの
シフトレジスタである。Ｓ／Ｐ変換器８´は、受信クロ
ック８２に同期して入力される受信データ８１を１ビッ
トずつラッチし、１６ビット単位でパラレルデ−タを出
力する１６ビットのシフトレジスタである。
【００２４】先ず、１６ビットのＣＰＵデータバス１１
´のＣＰＵ１´を使用する場合の送信動作を、図５のブ
ロック図および図７のタイミングチャートを参照して説
明する。図６のタイミングチャートは、送信ＤＭＡコン
トローラ４´およびＰ／Ｓ変換器５´の動作を示す。図
６中の（ａ）〜（ｇ）は、図２中の（ａ）〜（ｇ）に対
応する。
´のＣＰＵ１´を使用する場合の送信動作を、図５のブ
ロック図および図７のタイミングチャートを参照して説
明する。図６のタイミングチャートは、送信ＤＭＡコン
トローラ４´およびＰ／Ｓ変換器５´の動作を示す。図
６中の（ａ）〜（ｇ）は、図２中の（ａ）〜（ｇ）に対
応する。
【００２５】ＣＰＵ１´は、データ送信の必要性がある
場合に、ＣＰＵアドレスバス１０´、ＣＰＵデータバス
１１´およびＣＰＵデータライト信号１３を使用して、
デュアルポートメモリ２´に送信データを書き込む。Ｃ
ＰＵ１´が送信データをデュアルポートメモリ２´に書
き込んだ後、送信データを格納したデュアルポートメモ
リ２´の先頭アドレスおよび送信データ数を、送信ＤＭ
Ａコントローラ４´に書き込む。送信ＤＭＡコントロー
ラ４´に先頭アドレスおよび送信データ数を書き込む場
合にも、デュアルポートメモリ２´へのデータ書き込み
と同様に、ＣＰＵアドレスバス１０´、ＣＰＵデータバ
ス１１´およびＣＰＵデータライト信号１３を使用し
て、送信ＤＭＡコントローラ４´にデータを書き込む。
送信ＤＭＡコントローラ４´は、ＣＰＵ１´からの送信
動作開始信号１２により、デュアルポートメモリ２´か
ら先頭１６ビットのデータを読み出し、Ｐ／Ｓ変換器５
´へ書き込む。Ｐ／Ｓ変換器５´で１６ビットのシリア
ルデータを送信した後に、送信ＤＭＡコントローラ４´
は、次の１６ビットのデータをデュアルポートメモリ２
´から読み出し、Ｐ／Ｓ変換器５´に書き込む。
場合に、ＣＰＵアドレスバス１０´、ＣＰＵデータバス
１１´およびＣＰＵデータライト信号１３を使用して、
デュアルポートメモリ２´に送信データを書き込む。Ｃ
ＰＵ１´が送信データをデュアルポートメモリ２´に書
き込んだ後、送信データを格納したデュアルポートメモ
リ２´の先頭アドレスおよび送信データ数を、送信ＤＭ
Ａコントローラ４´に書き込む。送信ＤＭＡコントロー
ラ４´に先頭アドレスおよび送信データ数を書き込む場
合にも、デュアルポートメモリ２´へのデータ書き込み
と同様に、ＣＰＵアドレスバス１０´、ＣＰＵデータバ
ス１１´およびＣＰＵデータライト信号１３を使用し
て、送信ＤＭＡコントローラ４´にデータを書き込む。
送信ＤＭＡコントローラ４´は、ＣＰＵ１´からの送信
動作開始信号１２により、デュアルポートメモリ２´か
ら先頭１６ビットのデータを読み出し、Ｐ／Ｓ変換器５
´へ書き込む。Ｐ／Ｓ変換器５´で１６ビットのシリア
ルデータを送信した後に、送信ＤＭＡコントローラ４´
は、次の１６ビットのデータをデュアルポートメモリ２
´から読み出し、Ｐ／Ｓ変換器５´に書き込む。
【００２６】上述の如く、データ転送を行う。送信カウ
ンタ３´は、Ｐ／Ｓ変換器５´に書き込まれたデータ数
をカウントし、送信ＤＭＡコントローラ４´に送信カウ
ント値３１を出力する。送信ＤＭＡコントローラ４´
は、この送信カウント値３１が、予めＣＰＵ１´から設
定された送信データ数と一致したところで送信カウンタ
クリア信号４３を出力し、ＤＭＡ動作を停止する。
ンタ３´は、Ｐ／Ｓ変換器５´に書き込まれたデータ数
をカウントし、送信ＤＭＡコントローラ４´に送信カウ
ント値３１を出力する。送信ＤＭＡコントローラ４´
は、この送信カウント値３１が、予めＣＰＵ１´から設
定された送信データ数と一致したところで送信カウンタ
クリア信号４３を出力し、ＤＭＡ動作を停止する。
【００２７】次に、１６ビットのデータバスのＣＰＵ１
´を使用する場合の受信動作を、図５のブロック図およ
び図７のタイミングチャートを参照して説明する。タイ
ミングチャートは、受信ＤＭＡコントローラ７´および
Ｓ／Ｐ変換器８´の動作を示す。尚、図７中の（ａ）〜
（ｇ）は、図３（ａ）〜（ｇ）に対応する。
´を使用する場合の受信動作を、図５のブロック図およ
び図７のタイミングチャートを参照して説明する。タイ
ミングチャートは、受信ＤＭＡコントローラ７´および
Ｓ／Ｐ変換器８´の動作を示す。尚、図７中の（ａ）〜
（ｇ）は、図３（ａ）〜（ｇ）に対応する。
【００２８】Ｓ／Ｐ変換器８´に、受信クロック８２に
同期して入力された受信データ８１が、１６ビット貯ま
ると、受信ＤＭＡコントローラ７´は、Ｓ／Ｐ変換器８
´からデータを読み出し、デュアルポートメモリ２´に
データを書き込む。受信カウンタ６´は、Ｓ／Ｐ変換器
８´から読み出したデータ数をカウントする。受信ＤＭ
Ａコントローラ７´は、受信データを格納したデュアル
ポートメモリ２´の先頭アドレスおよびデータ数を内部
レジスタに記録する。ＣＰＵ１´は、受信ＤＭＡコント
ローラ７´の内部レジスタに記録してある受信データ数
を周期的にアクセスして、受信データの有無を確認す
る。受信データがある場合には、ＣＰＵアドレスバス１
０´、ＣＰＵデータバス１１´およびＣＰＵデータリー
ド信号１４を使用して、デュアルポートメモリ２´から
受信データを読み出す。ＣＰＵ１´が、受信ＤＭＡコン
トローラ７´から先頭アドレスおよびデータ数を読み出
す場合も、デュアルポートメモリ２´からのデータ読み
出しと同様に、ＣＰＵアドレスバス１０´、ＣＰＵデー
タバス１１´およびＣＰＵデータリード信号１４を使用
して、受信ＤＭＡコントローラ７´からデータを読み出
す。受信データ数をＣＰＵ１´が読み出した場合には、
受信ＤＭＡコントローラ７´から受信カウンタ６´に、
受信カウンタクリア信号７３が出力される。
同期して入力された受信データ８１が、１６ビット貯ま
ると、受信ＤＭＡコントローラ７´は、Ｓ／Ｐ変換器８
´からデータを読み出し、デュアルポートメモリ２´に
データを書き込む。受信カウンタ６´は、Ｓ／Ｐ変換器
８´から読み出したデータ数をカウントする。受信ＤＭ
Ａコントローラ７´は、受信データを格納したデュアル
ポートメモリ２´の先頭アドレスおよびデータ数を内部
レジスタに記録する。ＣＰＵ１´は、受信ＤＭＡコント
ローラ７´の内部レジスタに記録してある受信データ数
を周期的にアクセスして、受信データの有無を確認す
る。受信データがある場合には、ＣＰＵアドレスバス１
０´、ＣＰＵデータバス１１´およびＣＰＵデータリー
ド信号１４を使用して、デュアルポートメモリ２´から
受信データを読み出す。ＣＰＵ１´が、受信ＤＭＡコン
トローラ７´から先頭アドレスおよびデータ数を読み出
す場合も、デュアルポートメモリ２´からのデータ読み
出しと同様に、ＣＰＵアドレスバス１０´、ＣＰＵデー
タバス１１´およびＣＰＵデータリード信号１４を使用
して、受信ＤＭＡコントローラ７´からデータを読み出
す。受信データ数をＣＰＵ１´が読み出した場合には、
受信ＤＭＡコントローラ７´から受信カウンタ６´に、
受信カウンタクリア信号７３が出力される。
【００２９】上述の場合には、送信および受信が単独で
動作したが、送信および受信が同時に発生した場合を説
明する。送信ＤＭＡコントローラ４´が、デュアルポー
トメモリ２´からのデータ読み出しを行う動作と、受信
ＤＭＡコントローラ７´がデュアルポートメモリ２´へ
データを書き込む動作が競合する可能性がある。この送
受信動作を、図５のブロック図および図８のタイミング
チャートを参照して説明する。尚、図８中の（ａ）〜
（ｌ）は、図４中の（ａ）〜（ｌ）に対応する。
動作したが、送信および受信が同時に発生した場合を説
明する。送信ＤＭＡコントローラ４´が、デュアルポー
トメモリ２´からのデータ読み出しを行う動作と、受信
ＤＭＡコントローラ７´がデュアルポートメモリ２´へ
データを書き込む動作が競合する可能性がある。この送
受信動作を、図５のブロック図および図８のタイミング
チャートを参照して説明する。尚、図８中の（ａ）〜
（ｌ）は、図４中の（ａ）〜（ｌ）に対応する。
【００３０】送信と受信が同時に発生した場合には、同
一のメモリデータバス２１を利用しているため、バスフ
ァイトが生じ、データが不定になってしまう。これを解
決するために、送信ＤＭＡコントローラ４´がデュアル
ポートメモリ２´からデータ読み出しを行っている間
は、メモリライト禁止信号４４を受信ＤＭＡコントロー
ラ７´に出力する。受信ＤＭＡコントローラ７´は、メ
モリライト禁止信号４４が出ていないときに、デュアル
ポートメモリ２´へのデータ書き込みを行う。また、受
信ＤＭＡコントローラ７´がデュアルポートメモリ２´
へデータ書き込みを行っている間は、メモリリード禁止
信号７４を送信ＤＭＡコントローラ４´に出力する。送
信ＤＭＡコントローラ４´は、メモリリード禁止信号７
４が出ていないときに、デュアルポートメモリ２´から
のデータ読み出しを行う。このように、デュアルポート
メモリ２´へのアクセスタイミングをずらすことによ
り、デュアルポートメモリ２´へのバスファイトを回避
し、送受信の同時動作を１個のメモリ２´で行うことを
可能にする。
一のメモリデータバス２１を利用しているため、バスフ
ァイトが生じ、データが不定になってしまう。これを解
決するために、送信ＤＭＡコントローラ４´がデュアル
ポートメモリ２´からデータ読み出しを行っている間
は、メモリライト禁止信号４４を受信ＤＭＡコントロー
ラ７´に出力する。受信ＤＭＡコントローラ７´は、メ
モリライト禁止信号４４が出ていないときに、デュアル
ポートメモリ２´へのデータ書き込みを行う。また、受
信ＤＭＡコントローラ７´がデュアルポートメモリ２´
へデータ書き込みを行っている間は、メモリリード禁止
信号７４を送信ＤＭＡコントローラ４´に出力する。送
信ＤＭＡコントローラ４´は、メモリリード禁止信号７
４が出ていないときに、デュアルポートメモリ２´から
のデータ読み出しを行う。このように、デュアルポート
メモリ２´へのアクセスタイミングをずらすことによ
り、デュアルポートメモリ２´へのバスファイトを回避
し、送受信の同時動作を１個のメモリ２´で行うことを
可能にする。
【００３１】以上、本発明によるシリアル通信制御装置
の好適実施形態の構成および動作を詳述した。しかし、
斯かる実施形態は、本発明の単なる例示に過ぎず、何ら
本発明を限定するものではないことに留意されたい。本
発明の要旨を逸脱することなく種々の変形変更が可能で
あること、当業者には容易に理解できよう。例えば、上
述の実施形態では、８ビットのデータバス１１を有する
ＣＰＵ１を使用する場合と、１６ビットのデータバス１
１´を有するＣＰＵ１´を使用する場合を説明した。し
かし、本発明は斯かる特定ビットのＣＰＵ に限定され
ず、Ｎビットのデータバスを有するＣＰＵを使用する場
合でも、Ｎビットのデータバスのデュアルポートメモ
リ、Ｎビットのシフトレジスタを使用するＰ／Ｓ変換器
およびＮビットのシフトレジスタを使用したＳ／Ｐ変換
器を使用することで設計が可能であることが理解できよ
う。
の好適実施形態の構成および動作を詳述した。しかし、
斯かる実施形態は、本発明の単なる例示に過ぎず、何ら
本発明を限定するものではないことに留意されたい。本
発明の要旨を逸脱することなく種々の変形変更が可能で
あること、当業者には容易に理解できよう。例えば、上
述の実施形態では、８ビットのデータバス１１を有する
ＣＰＵ１を使用する場合と、１６ビットのデータバス１
１´を有するＣＰＵ１´を使用する場合を説明した。し
かし、本発明は斯かる特定ビットのＣＰＵ に限定され
ず、Ｎビットのデータバスを有するＣＰＵを使用する場
合でも、Ｎビットのデータバスのデュアルポートメモ
リ、Ｎビットのシフトレジスタを使用するＰ／Ｓ変換器
およびＮビットのシフトレジスタを使用したＳ／Ｐ変換
器を使用することで設計が可能であることが理解できよ
う。
【００３２】
【発明の効果】以上の説明から理解される如く、本発明
のシリアル通信制御装置によると、次の如き実用上の顕
著な効果が得られる。即ち、送信ＤＭＡコントローラか
ら受信ＤＭＡコントローラにメモリライト禁止信号を出
力し、受信ＤＭＡコントローラから送信ＤＭＡコントロ
ーラにメモリリード禁止信号を出力するという基本構成
を採用する。それにより、１個のメモリを使用してパラ
レルデータのバスファイトを回避し、シリアルデータの
同時送受信動作を可能にする。従って、小規模の構成に
より送受信動作が可能なシリアル通信制御装置が実現可
能である。
のシリアル通信制御装置によると、次の如き実用上の顕
著な効果が得られる。即ち、送信ＤＭＡコントローラか
ら受信ＤＭＡコントローラにメモリライト禁止信号を出
力し、受信ＤＭＡコントローラから送信ＤＭＡコントロ
ーラにメモリリード禁止信号を出力するという基本構成
を採用する。それにより、１個のメモリを使用してパラ
レルデータのバスファイトを回避し、シリアルデータの
同時送受信動作を可能にする。従って、小規模の構成に
より送受信動作が可能なシリアル通信制御装置が実現可
能である。
【図１】本発明によるシリアル通信制御装置の第１実施
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図２】図１に示すシリアル通信制御装置の送信動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図３】図１に示すシリアル通信制御装置の受信動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図４】図１に示すシリアル通信制御装置の送受信動作
を説明するタイミングチャートである。
を説明するタイミングチャートである。
【図５】本発明によるシリアル通信制御装置の第２実施
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図６】図５に示すシリアル通信制御装置の送信動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図７】図５に示すシリアル通信制御装置の受信動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図８】図５に示すシリアル通信制御装置の送受信動作
を説明するタイミングチャートである。
を説明するタイミングチャートである。
【図９】従来のシリアル通信制御装置のブロック図であ
る。
る。
１、１´ ＣＰＵ（中央処理装置） ２、２´ メモリ（デュアルポートメモリ） ３、３´ 送信カウンタ ４、４´ 送信ＤＭＡコントローラ ５、５´ パラレル／シリアル変換器（Ｐ／Ｓ変換
器） ６、６´ 受信カウンタ ７、７´ 受信ＤＭＡコントローラ ８、８´ シリアル／パラレル変換器（Ｓ／Ｐ変換
器） ４４ メモリライト禁止信号 ５１ 送信データ ５２ 送信クロック ７４ メモリリード禁止信号
器） ６、６´ 受信カウンタ ７、７´ 受信ＤＭＡコントローラ ８、８´ シリアル／パラレル変換器（Ｓ／Ｐ変換
器） ４４ メモリライト禁止信号 ５１ 送信データ ５２ 送信クロック ７４ メモリリード禁止信号
Claims (5)
- 【請求項１】ＣＰＵ（中央処理装置）、メモリおよびＤ
ＭＡ（直接メモリアクセス）コントローラを含み、パラ
レルデータをシリアルデータに変換して通信するシリア
ル通信制御装置において、 送信ＤＭＡコントローラおよび受信ＤＭＡコントローラ
を設け、前記送信ＤＭＡコントローラおよび前記受信Ｄ
ＭＡコントローラ間でメモリライト禁止信号およびメモ
リリード禁止信号を転送し、前記メモリの読み出しおよ
び書き込みをそれぞれ前記送信ＤＭＡコントローラおよ
び前記受信ＤＭＡコントローラで排他的に行い１個のメ
モリを送受信に共有することを特徴とするシリアル通信
制御装置。 - 【請求項２】前記メモリおよび前記送信ＤＭＡコントロ
ーラに接続されたパラレル／シリアル（Ｐ／Ｓ）変換器
と、前記メモリおよび前記受信ＤＭＡコントローラに接
続されたシリアル／パラレル（Ｓ／Ｐ）変換器とを備え
ることを特徴とする請求項１に記載のシリアル通信制御
装置。 - 【請求項３】前記送信ＤＭＡコントローラおよび前記受
信ＤＭＡコントローラには、それぞれ前記Ｐ／Ｓ変換器
に書き込まれたデータ数をカウントする送信カウンタお
よび前記Ｓ／Ｐ変換器から読み出されたデータ数をカウ
ントする受信カウンタが接続されることを特徴とする請
求項２に記載のシリアル通信制御装置。 - 【請求項４】前記メモリは、前記ＣＰＵ、前記送信ＤＭ
Ａコントローラ、前記受信ＤＭＡコントローラ、前記Ｐ
／Ｓ変換器および前記Ｓ／Ｐ変換器に接続されたデュア
ルポートメモリであることを特徴とする請求項１、２又
は３に記載のシリアル通信制御装置。 - 【請求項５】前記Ｐ／Ｓ変換器は、送信データおよび送
信クロックをＲＳ−２３２Ｃ等のシリアル伝送路に出力
することを特徴とする請求項３又は４に記載のシリアル
通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279772A JP2002094576A (ja) | 2000-09-14 | 2000-09-14 | シリアル通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279772A JP2002094576A (ja) | 2000-09-14 | 2000-09-14 | シリアル通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002094576A true JP2002094576A (ja) | 2002-03-29 |
Family
ID=18764727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000279772A Pending JP2002094576A (ja) | 2000-09-14 | 2000-09-14 | シリアル通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002094576A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122491A (ja) * | 2005-10-28 | 2007-05-17 | Ricoh Co Ltd | 画像形成装置 |
| KR100728047B1 (ko) * | 2006-03-23 | 2007-06-14 | 이판순 | 조립 및 장식성이 우수한 음식 용구 |
| JP2009009250A (ja) * | 2007-06-27 | 2009-01-15 | Nec Network & Sensor Systems Ltd | 通信システム、通信機器及びそれらに用いるデータ転送方法 |
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2000
- 2000-09-14 JP JP2000279772A patent/JP2002094576A/ja active Pending
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