JPH03232334A - 非同期データ受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 海底ケーブル端局システム等の集中監視装置においてＣ
ＰＵと非同期のシリアルデータを受信する回路に関し、 非同期のシリアル入力データをＣＰＵに取り込む際に、
割込制御やフレーム間の読み取り誤りの無い非同期デー
タ受信回路を提供することを目的とし、 ＣＰＵと非同期のシリアルデータの１フレーム分を該Ｃ
ＰＵのデータ長のパラレルデータ毎に変換するデータ変
換部と、該データ変換部の１フレーム分のパラレルデー
タをラッチするバッファメモリと、該ＣＰＵからの読出
アドレスに従って該バッファメモリの内の各データ長の
パラレルデータを順次読み出して該ＣＰＵに転送すると
共に１フレーム分の読出の先頭アドレスタイミングで該
バッファメモリへのラッチを行わせるアドレスデコーダ
とで構成する。

〔産業上の利用分野〕

本発明は、非同期データ受信回路に関し、特に海底ケー
ブル端局システム等の集中監視装置においてＣＰＵと非
同期のシリアルデータを受信する回路に関するものであ
る。

沢山の装置群から成るシステムをＣＰＵが！中監視を行
う方式が通信端局やビル管理システム等に要求されてい
るが、このために各装置ではデータをシリアルデータに
変換し、これを監視装置で受信するので、このシリアル
データを非同期のＣＰＵに取り込むためにはパラレルデ
ータに変換する必要がある。

〔従来の技術］ 第４図は従来の非同期データ受信回路を示したもので、
図中、１１はＣＰＵ４と非同期のシリアル入力データシ
リアルデータの１フレーム分（例えば６４ビツト）をＣ
ＰＵ４のデータ長（８ピント）の８つのパラレルデータ
毎に変換するＳ／Ｐ変換部、１２はこのＳ／Ｐ変換部１
１でｌフレーム分会部がパラレルデータに変換されたと
き、そのｌフレーム分が一緒に転送されてラッチされる
ための８ビツトハンフアメモリを８つ備えた６４ビツト
のバッファメモリ、５はＣＰＵ４からの読出アドレスに
従ってアドレスデコーダ３がバッファメモリ１２から読
み出した各８ビットパラレルデータをラッチしてＣＰＵ
４に転送するバッファメモリ、そして、６はバッファメ
モリ１２に１フレーム分全部がラッチされたときに読出
タイミングを発生してＣＰＵ４に知らせるための割込（
ＩＲＱ）制御部である。

このような従来例では、シリアル入力データが全てＳ／
Ｐ変換が終了してバッファ１２に格納された時点で割込
制御部６がＣＰＵ４に読出割込を掛けると、ＣＰＵ４は
バッファメモリ１２０８ビツトづつのバッファメモリの
データを読出指定するためにハンファメそりに対するア
ドレス信号をアドレスデコーダ３に与える（第５図のフ
ローチャート参照）。

これによりアドレスデコーダ３ではそのアドレスに対応
するハ、ノファメモリ１２中の８ビントハンフアメモリ
をデコードして指定し８ピントづつ読出を行ってバッフ
ァメモリ５に一旦ラッチし、ＣＰＵ４のメモリ（図示せ
ず）に書き込む。

〔発明が解決しようとする課題〕

このような従来の非同期データ受信回路においては、割
込制？芥を用いてデータの取り込みを行っているので、
監視される装置が多（シリアルデータ量が多い場合には
割込制御が複雑になってしまい、それに対応したソフト
ウェアを開発するための費用と時間が大きくなるという
問題点がある。

一方、ＣＰＵの読み取り頻度をデータのフレーム周期よ
り高く設定する方式も考えられるが、ＣＰＵとシリアル
入力データとが非同期のためにＣＰＵがパラレルデータ
を取り込む際にフレームにまたがって取り込んでしまう
戚れがある。

そこで、本発明は、非同期のシリアル入力データをＣＰ
Ｕに取り込む際に、割込制御やフレーム間の読み取り誤
りの無い非同期データ受信回路を提供することを目的と
する。

〔課題を解決するための手段］ 上記の課題を解決するため、本発明に係る非同期データ
受信回路では、第１図に概念的に示すように、ＣＰＵ４
と非同期のシリアルデータの１フレーム分を該ＣＰＵ４
のデータ長のパラレルデータ毎に変換するデータ変換部
１と、該データ変換部１の１フレーム分のパラ１／ルデ
ータをラッチするバッファメモリ２と、該ＣＰＵ４から
の読出アドレスに従って該バッファメモリ２の内の各デ
ータ長のパラレルデータを順次読み出して該ＣＰＵ４に
転送すると共に１フレーム分の読出の先頭アドレスタイ
ミングで該バッファメモリ２へのラッチを行わせるアド
レスデコーダ３とを備えている。

〔作　　　用］ 本発明においては、データ変換部１から１フレーム分の
データをバッファメモリ２にラッチするが、アドレスデ
コーダ３によりアドレス措定されてバッファメモリ２か
らＣＰ　Ｕ　４のデータ要分のパラレルデータを読み出
すとき、そのｌフレーム分の内の最初のデータ長パラレ
ルデータの読出アドレスと同しタイミングでバッファメ
モリ２へのラッチを行っている。

従って、割込制御を行わずに、しかもフレーム間の誤り
無しにＣＰＵへの書込を行うことができる。

〔実　施　例〕

第２図は、本発明に係る非同期データ受信回路の一実施
例を示したもので、この実施例では、ＣＰＵ４の処理デ
ータ長が８ビツトであり、シリアル入力データとして１
フレームが７２ビツトである。従って、データ変換部１
及びバックアメモリ２は８ピントのデータ長パラレルデ
ータを扱うため、７２÷８＝９に分割されている。そし
て、データ変換部１では従来例と同様にＣＰＵ４と非同
期のシリアル入力データシリアルデータの１フレーム分
を８ビツトづつ９つのパラレルデータ毎に変換するＳ／
Ｐ変換部１１と、このＳ／Ｐ変喚部１１で１フレーム分
全部がパラレルデータに変換されたとき、その１フレー
ム分が一緒に転送されてラッチされるための８ピントバ
ツフアメモリを９つ備えた７２ビツトのバックアメモリ
１２とで構成されている。

上記の実施例の動作を第３図のタイムチャー１・を参照
して説明する。

シリアルデータ■は７２ビツト分人力されてＳ／Ｐ変換
部１１での変換動作が完了し、そのパラレルデータはバ
ッファメモリ１２に一度にラッチされ、そして更にバッ
ファメモリ１２のパラレルデータ■がバックアメモリ２
の各８ピントメモリにバラレＪしにラッチされる。

この場合、本発明では、１フレーム分の７２ピントのバ
・ンファメモリ１２からバックアメモリ２に一度にデー
タ転送（ラッチ）を行うときのタイミングクロンクは、
バッファメモリ２中の先頭のバッファメモリ（ＢＭ）　
２１　（最も早く８ビツトがラッチされるバッファメモ
リ）のデータを読み出すタイミング■を用いて行う。尚
、バッファメモリ２１においては、ラッチ動作した時点
でデコードされるので８ビツトデータのゲートが開いた
形となり、これをＣＰＵ４例のクロンク（図示せず）で
打ち抜くのでデータの読出に特に問題は無い。

そして、アドレスデコーダ３により指定されるタイミン
グ■でバッファメモリ２の各８ビツトメモリから順次デ
ータがＣＰＵ４へ転送されることとなる。

〔発明の効果］ このように、本発明の非同期データ受信回路によれば、
ＣＰＵの前段のバッファメモリヘラッチさせるタイミン
グは、ＣＰＵがそのデータ長毎のバッファメモリを読み
出すタイミングの内、先頭のバッファメモリを読み出す
タイミングで行うように構成したので、割込制御を不要
とするのでソフトウェアが複雑にならずに済み、またＣ
ＰＵの読み込み途中でデータが変更する虞れが無くなる
。

【図面の簡単な説明】 第１図は、本発明に係る非同期データ受信回路の基本構
成を示したブロック図、 第２図は、本発明に係る非同期データ受信回路の一実施
例を示す回路ブロック図、 第３図は、本発明の実施例のタイムチャート図、第４図
は、従来の非同期データ受信回路の構成例を示したブロ
ック図、 第５図は、従来例の動作を説明するためのフローチャー
ト図、である。 第１図において、 １・・・データ変換部、 ２・・・バッファメモリ、 ３・・・アドレスデコーダ、 ４・・・ＣＰＵゆ 図中、同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 ＣＰＵ（４）と非同期のシリアルデータの１フレーム分
   を該ＣＰＵ（４）のデータ長のパラレルデータ毎に変換
   するデータ変換部（１）と、 該データ変換部（１）の１フレーム分のパラレルデータ
   をラッチするバッファメモリ（２）と、該ＣＰＵ（４）
   からの読出アドレスに従って該バッファメモリ（２）の
   内の各データ長のパラレルデータを順次読み出して該Ｃ
   ＰＵ（４）に転送すると共に１フレーム分の読出の先頭
   アドレスタイミングで該バッファメモリ（２）へのラッ
   チを行わせるアドレスデコーダ（３）と、 を備えたことを特徴とする非同期データ受信回路。