JPH084276B2 - 全二重化デ−タ転送装置 - Google Patents
全二重化デ−タ転送装置Info
- Publication number
- JPH084276B2 JPH084276B2 JP62059464A JP5946487A JPH084276B2 JP H084276 B2 JPH084276 B2 JP H084276B2 JP 62059464 A JP62059464 A JP 62059464A JP 5946487 A JP5946487 A JP 5946487A JP H084276 B2 JPH084276 B2 JP H084276B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- cpu
- reception
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔概要〕 電話中継局内に設置されるハンドシェイク方法を使用
したｎビットの並列データの転送装置において、送信
部、受信部にそれぞれ独立したRAM及び制御部を設ける
事により、相手側から受信RAMへデータを受信中にCPUよ
り送信RAMへデータを送信でき、又送信RAMからデータを
相手側に送信中に受信RAMよりCPUにてデータの受信を出
来るようにし、データの転送速度の向上並びにCPUの負
担の軽減を図ったものである。
したｎビットの並列データの転送装置において、送信
部、受信部にそれぞれ独立したRAM及び制御部を設ける
事により、相手側から受信RAMへデータを受信中にCPUよ
り送信RAMへデータを送信でき、又送信RAMからデータを
相手側に送信中に受信RAMよりCPUにてデータの受信を出
来るようにし、データの転送速度の向上並びにCPUの負
担の軽減を図ったものである。
本発明は、電話中継局に設置される、ハンドシェイク
方法を使用したデータ転送装置の改良に関するものであ
る。
方法を使用したデータ転送装置の改良に関するものであ
る。
電話、データ伝送等の通信システム内の各種処理の高
速化に伴い、上記のデータ転送装置内の処理も出来るだ
け高速化される事が望ましい。
速化に伴い、上記のデータ転送装置内の処理も出来るだ
け高速化される事が望ましい。
第３図は従来例のデータ転送装置の構成を示すブロッ
ク図である。
ク図である。
第４図は一例のハンドシェイクインタフェースのタイ
ムチャートである。
ムチャートである。
第３図の例えば送信部において、データを相手側に送
出する場合、相手側からの受信可（以下“レシーブOK"
と称する）の信号がインバータ６、７を介してＤ−フリ
ップフロップ（以下Ｄ−FFと称する）11に入力され、ラ
ッチした出力がインバータ３を介して位相を反転してCP
U1に加えられる。この信号が第４図（ａ）に示すＬレベ
ルのに相当する。
出する場合、相手側からの受信可（以下“レシーブOK"
と称する）の信号がインバータ６、７を介してＤ−フリ
ップフロップ（以下Ｄ−FFと称する）11に入力され、ラ
ッチした出力がインバータ３を介して位相を反転してCP
U1に加えられる。この信号が第４図（ａ）に示すＬレベ
ルのに相当する。
CPU1ではこの信号は受信すると、データの送信の開始
を示す“データ送出中”の信号をデータバスを介してバ
ッファゲート14に加え、同時にバッファゲートのアドレ
スを指示する信号（Ｂ）をアドレスデコーダ２に加えて
解読し、今の場合バッファゲート14に加える。バッファ
ゲート14では、Ｌレベルの“データ送出中”の信号をＤ
−FF9、及びインバータ４を介して相手側に転送する。
これを第４図（ａ）にで示す。
を示す“データ送出中”の信号をデータバスを介してバ
ッファゲート14に加え、同時にバッファゲートのアドレ
スを指示する信号（Ｂ）をアドレスデコーダ２に加えて
解読し、今の場合バッファゲート14に加える。バッファ
ゲート14では、Ｌレベルの“データ送出中”の信号をＤ
−FF9、及びインバータ４を介して相手側に転送する。
これを第４図（ａ）にで示す。
上記の“データ送出中”の信号の送出と同時に、CPU1
から例えば８ビットから成る最初の１ワード分の並列デ
ータを、データバスを介してバッファゲート13に加え
る。同時に、読み出し／書き込みクロック（以下R/Wク
ロックと称する）もCPU1からバッファゲート13に加え
る。この時、CPU1から上記バッファゲート13をオンにす
るためのアドレス信号（Ａ）を、アドレスデコーダ２を
介してバッファゲート13に加える。そして最初の１ワー
ドのデータを相手側に転送する。これを第４図（ａ）に
で示す。
から例えば８ビットから成る最初の１ワード分の並列デ
ータを、データバスを介してバッファゲート13に加え
る。同時に、読み出し／書き込みクロック（以下R/Wク
ロックと称する）もCPU1からバッファゲート13に加え
る。この時、CPU1から上記バッファゲート13をオンにす
るためのアドレス信号（Ａ）を、アドレスデコーダ２を
介してバッファゲート13に加える。そして最初の１ワー
ドのデータを相手側に転送する。これを第４図（ａ）に
で示す。
そして、上記データの転送開始後所定の時間ｔを経過
した後、有効区間を決める“データストローブ”の信号
を、CPU1からデータバスを介してバッファゲート14に加
える。同時に、バッファゲート14を指示するアドレス信
号をアドレスデコーダ２を介して、バッファゲート14に
加える。バッファゲート14では、Ｌレベルの“データス
トローブ”の信号を、Ｄ−FF10、インバータ５を介して
相手側に転送する。これを第４図（ａ）にで示す。
した後、有効区間を決める“データストローブ”の信号
を、CPU1からデータバスを介してバッファゲート14に加
える。同時に、バッファゲート14を指示するアドレス信
号をアドレスデコーダ２を介して、バッファゲート14に
加える。バッファゲート14では、Ｌレベルの“データス
トローブ”の信号を、Ｄ−FF10、インバータ５を介して
相手側に転送する。これを第４図（ａ）にで示す。
相手側で上記データを受信し終わると、Ｈレベルの
“レシーブOK"の信号が送信部のインバータ６、７、Ｄ
−FF11、及びインバータ３を介してCPU1にIRQ1として送
られてくる。これを第４図（ａ）にで示す。CPU1で
は、この信号を受信すると、データの有効区間の終わり
を示すＨレベルの“データストローブ”の信号を、デー
タバスを介してバッファゲート14に加える。同時に、バ
ッファゲート14をを選択するアドレス信号をアドレスデ
コーダ２を介してバッファゲート14に加える。バッファ
ゲート14では、上記の“データストローブ”の信号をＤ
−FF10、及びインバータ５を介して相手側に転送する。
これを第４図（ａ）にで示す。
“レシーブOK"の信号が送信部のインバータ６、７、Ｄ
−FF11、及びインバータ３を介してCPU1にIRQ1として送
られてくる。これを第４図（ａ）にで示す。CPU1で
は、この信号を受信すると、データの有効区間の終わり
を示すＨレベルの“データストローブ”の信号を、デー
タバスを介してバッファゲート14に加える。同時に、バ
ッファゲート14をを選択するアドレス信号をアドレスデ
コーダ２を介してバッファゲート14に加える。バッファ
ゲート14では、上記の“データストローブ”の信号をＤ
−FF10、及びインバータ５を介して相手側に転送する。
これを第４図（ａ）にで示す。
次に、相手側から再び“レシーブOK"の信号が、イン
バータ６、７、Ｄ−FF11、及びインバータ３を介してCP
U1にIRQ1として送られてくると、上記の手続きを繰り返
して行う。
バータ６、７、Ｄ−FF11、及びインバータ３を介してCP
U1にIRQ1として送られてくると、上記の手続きを繰り返
して行う。
そして、データをすべて送信し終わった時、送信デー
タの終了を示すＨレベルの“データ送出中”の信号を、
CPU1からバッファゲート14、Ｄ−FF6、インバータ５を
介して相手側に転送する。
タの終了を示すＨレベルの“データ送出中”の信号を、
CPU1からバッファゲート14、Ｄ−FF6、インバータ５を
介して相手側に転送する。
このようにして相手側へのデータの送信が行われてい
る。
る。
次に、データの受信について説明する。
第３図において、CPU1から“レシーブOK"の信号をデ
ータハスを介して受信部のバッファゲート15に加える。
同時に、バッファゲート15をを選択するアドレス信号
（ｃ）をアドレスデコーダ２を介してバッファゲート15
に加える。バッファゲート15では、Ｌレベルの“レシー
ブOK"の信号をＤ−FF24、インバータ23を介して相手側
に転送する。これを第４図（ｂ）ので示す。
ータハスを介して受信部のバッファゲート15に加える。
同時に、バッファゲート15をを選択するアドレス信号
（ｃ）をアドレスデコーダ２を介してバッファゲート15
に加える。バッファゲート15では、Ｌレベルの“レシー
ブOK"の信号をＤ−FF24、インバータ23を介して相手側
に転送する。これを第４図（ｂ）ので示す。
すると相手側から、データの送信開始を示すＬレベル
の“データ送出中”の信号が送られてくる。これをイン
バータ19で受信し、符号反転した出力をＤ−FF26に加
え、Ｄ−FF26の出力をインバータ20を介して論理積ゲー
ト（以下ANDゲートと称する）16に加え、入力の論理積
をとり、この出力をCPU1にIRQ2として加える。同時に、
ハンドシェイク用データバスを介して相手側から、並列
データがバッファゲート12に送られてくる。
の“データ送出中”の信号が送られてくる。これをイン
バータ19で受信し、符号反転した出力をＤ−FF26に加
え、Ｄ−FF26の出力をインバータ20を介して論理積ゲー
ト（以下ANDゲートと称する）16に加え、入力の論理積
をとり、この出力をCPU1にIRQ2として加える。同時に、
ハンドシェイク用データバスを介して相手側から、並列
データがバッファゲート12に送られてくる。
CPU1では、上記の“データの送出中”の信号を受信す
ると、バッファゲート12をオンにするためのアドレス信
号（Ａ）を、アドレスデコーダ２を介してバッファゲー
ト12を加える。そして、最初の１ワード分のデータがバ
ッファゲート12まで入力される。これを第４図（ｂ）に
で示す。
ると、バッファゲート12をオンにするためのアドレス信
号（Ａ）を、アドレスデコーダ２を介してバッファゲー
ト12を加える。そして、最初の１ワード分のデータがバ
ッファゲート12まで入力される。これを第４図（ｂ）に
で示す。
次に、所定の時間ｔ経過後データの有効区間を示すＬ
レベルの“データストローブ”の信号が、受信部のイン
バータ17、Ｄ−FF25、インバータ18を介してANDゲート1
6に送られてくる。このANDゲート16の出力がCPU1にIRQ2
として加えられる。これを第４図（ｂ）にで示す。
レベルの“データストローブ”の信号が、受信部のイン
バータ17、Ｄ−FF25、インバータ18を介してANDゲート1
6に送られてくる。このANDゲート16の出力がCPU1にIRQ2
として加えられる。これを第４図（ｂ）にで示す。
最初の１ワード分のデータの受信を終了すると、“レ
シーブOK"の信号をCPU1からデータバスを介して、バッ
ファゲート15に加え、同時に、アドレス信号をアドレス
デコーダ２を介してバッファゲート15に加える事によ
り、Ｈレベルの“レシーブOK"の信号がＤ−FF24、イン
バータ23を介して相手側に転送される。これを第４図
（ｂ）にで示す。
シーブOK"の信号をCPU1からデータバスを介して、バッ
ファゲート15に加え、同時に、アドレス信号をアドレス
デコーダ２を介してバッファゲート15に加える事によ
り、Ｈレベルの“レシーブOK"の信号がＤ−FF24、イン
バータ23を介して相手側に転送される。これを第４図
（ｂ）にで示す。
すると、相手側からのデータの有効区間の終了を示す
Ｈレベルの“データストローブ”の信号が送られてき
て、インバータ17、Ｄ−FF25、インバータ18、及びAND
ゲート16を介してCPU1にIRQ2として加えられる。これを
第４図（ｂ）にで示す。
Ｈレベルの“データストローブ”の信号が送られてき
て、インバータ17、Ｄ−FF25、インバータ18、及びAND
ゲート16を介してCPU1にIRQ2として加えられる。これを
第４図（ｂ）にで示す。
以下、次のワード分のデータについても上記と同様の
手続きで行われる。
手続きで行われる。
そして、最後のワードの場合、Ｈレベルの“レシーブ
OK"の信号を相手側に転送した後（これを第４図（ｂ）
にで示す。）相手側からは、送信データの終了を示す
Ｈレベルの“データ送出中”の信号が送られてきて、イ
ンバータ19、21、Ｄ−FF27、インバータ22、及びANDゲ
ート16を介してCPU1にIRQ2として加えられる。
OK"の信号を相手側に転送した後（これを第４図（ｂ）
にで示す。）相手側からは、送信データの終了を示す
Ｈレベルの“データ送出中”の信号が送られてきて、イ
ンバータ19、21、Ｄ−FF27、インバータ22、及びANDゲ
ート16を介してCPU1にIRQ2として加えられる。
このようにして相手側からのデータの受信を行ってき
た。
た。
しかしながら上述の従来例のデータ転送装置において
は、ハンドシェイク用の並列バスがバッファゲートを介
してCPUへ接続されるため、半二重化が限度であり、処
理速度が遅いという問題点があった。
は、ハンドシェイク用の並列バスがバッファゲートを介
してCPUへ接続されるため、半二重化が限度であり、処
理速度が遅いという問題点があった。
上記問題点は第１図に示すように、データをハンドシ
ェイク方法で転送する際、送信部にCPU100が転送すべき
所定バイト数のデータを書き込み、読み出す送信記憶手
段400と、送信記憶手段400に書き込まれたデータのバイ
ト数をカウントする送信データカウント手段330と、送
信記憶手段400に書き込んだデータのバイト数に対応す
るカウント値と、読み出して転送したデータのバイト数
に対応するカクント値が一致した時に、転送終了信号を
転送制御手段に送出する比較手段340とを設け、送信部
に転送されたデータを書き込み、読み出す受信記憶手段
530と、受信記憶手段530に書き込まれたデータのバイト
数をカウントする受信データカウント手段440と、受信
記憶手段530に書き込んだデータのバイト数に対応する
カウント値と、読み出してCPU100に転送したデータのバ
イト数に対応するカウント値が一致した時に、転送終了
信号を転送制御手段に送出する比較手段470とを設け、
定められたハンドシェイク方法で受信記憶手段530にお
いて転送データの受信中に、CPU100から送信記憶手段40
0にデータを書き込むように転送部、受信部の動作を制
御し、あるいは送信記憶手段400からデータを読み出し
転送中に、受信記憶手段530で受信したデータを読み出
しCPU100に転送するように送信部、受信部の動作を制御
する転送制御手段350を設けた本発明の全二重化データ
に転送装置によって解決される。
ェイク方法で転送する際、送信部にCPU100が転送すべき
所定バイト数のデータを書き込み、読み出す送信記憶手
段400と、送信記憶手段400に書き込まれたデータのバイ
ト数をカウントする送信データカウント手段330と、送
信記憶手段400に書き込んだデータのバイト数に対応す
るカウント値と、読み出して転送したデータのバイト数
に対応するカクント値が一致した時に、転送終了信号を
転送制御手段に送出する比較手段340とを設け、送信部
に転送されたデータを書き込み、読み出す受信記憶手段
530と、受信記憶手段530に書き込まれたデータのバイト
数をカウントする受信データカウント手段440と、受信
記憶手段530に書き込んだデータのバイト数に対応する
カウント値と、読み出してCPU100に転送したデータのバ
イト数に対応するカウント値が一致した時に、転送終了
信号を転送制御手段に送出する比較手段470とを設け、
定められたハンドシェイク方法で受信記憶手段530にお
いて転送データの受信中に、CPU100から送信記憶手段40
0にデータを書き込むように転送部、受信部の動作を制
御し、あるいは送信記憶手段400からデータを読み出し
転送中に、受信記憶手段530で受信したデータを読み出
しCPU100に転送するように送信部、受信部の動作を制御
する転送制御手段350を設けた本発明の全二重化データ
に転送装置によって解決される。
第１図において、受信記憶手段530に入力した相手側
からのデータは、転送制御手段530からの制御信号によ
り受信データカウント手段440でそのバイト数がカウン
トされると共に、受信記憶手段530に蓄積される。すべ
てのデータの受信を終了すると、受信データカウント手
段440で、カウントした値を保持しておく。
からのデータは、転送制御手段530からの制御信号によ
り受信データカウント手段440でそのバイト数がカウン
トされると共に、受信記憶手段530に蓄積される。すべ
てのデータの受信を終了すると、受信データカウント手
段440で、カウントした値を保持しておく。
一方、送信部では、上記受信部の受信記憶手段530で
相手側からのデータを入力中、CPU100から相手側に転送
するデータを送信記憶手段400に加える。この時、転送
制御手段350の出力の制御信号により、送信データカウ
ント手段330で送信データのバイト数をカウントする。
送信データをすべて送信記憶手段400に加えた時、送信
データカウント手段330で、カウントした値を保持して
おく。
相手側からのデータを入力中、CPU100から相手側に転送
するデータを送信記憶手段400に加える。この時、転送
制御手段350の出力の制御信号により、送信データカウ
ント手段330で送信データのバイト数をカウントする。
送信データをすべて送信記憶手段400に加えた時、送信
データカウント手段330で、カウントした値を保持して
おく。
そして、受信部でデータの受信を終了した時、送信部
では転送制御手段350からの制御信号により、送信記憶
手段400に一時記憶したデータの送信を開始する。送信
データカウント手段330で相手側に転送するデータのバ
イト数をカウントし、比較手段340でその値が上記した
転送すべき全バイト数に一致した時、転送を終了する制
御信号を転送制御手段350から送信記憶手段400に加えて
相手側への転送を終了する。
では転送制御手段350からの制御信号により、送信記憶
手段400に一時記憶したデータの送信を開始する。送信
データカウント手段330で相手側に転送するデータのバ
イト数をカウントし、比較手段340でその値が上記した
転送すべき全バイト数に一致した時、転送を終了する制
御信号を転送制御手段350から送信記憶手段400に加えて
相手側への転送を終了する。
一方、受信部では上記送信部の送信記憶手段400から
相手側にデータを送信中、受信記憶手段530からCPU100
に受信データを転送する。この時、比較手段470におい
て転送制御手段350の出力の制御信号により、CPU100へ
の転送データのバイト数が前記の受信した全バイト数に
一致した時、CPU100への転送を終了する制御信号を転送
制御手段350から受信記憶手段530に加えて、CPU100への
転送を終了する。
相手側にデータを送信中、受信記憶手段530からCPU100
に受信データを転送する。この時、比較手段470におい
て転送制御手段350の出力の制御信号により、CPU100へ
の転送データのバイト数が前記の受信した全バイト数に
一致した時、CPU100への転送を終了する制御信号を転送
制御手段350から受信記憶手段530に加えて、CPU100への
転送を終了する。
第２図は本発明の実施例のハンドシェイクによるデー
タの全二重化送受回路の構成を示すブロック図である。
タの全二重化送受回路の構成を示すブロック図である。
第２図において、“データ送出中”、“データストロ
ーブ”、及び“レシーブOK"の信号を送受する回路は、
従来例と同じものであり、それぞれ送信側では、データ
送出中送信器37、データストローブ送信器38、及びレシ
ーブOK受信器39、又受信側では、データ送出中受信器4
9、データストローブ受信器50、及びレシーブOK送信器5
1としている。
ーブ”、及び“レシーブOK"の信号を送受する回路は、
従来例と同じものであり、それぞれ送信側では、データ
送出中送信器37、データストローブ送信器38、及びレシ
ーブOK受信器39、又受信側では、データ送出中受信器4
9、データストローブ受信器50、及びレシーブOK送信器5
1としている。
本発明が従来例と異なる点は、送信部内と受信部内に
それぞれ独立したRAM、即ち送信RAM40、及び受信RAM53
を設け、後述する制御部31、43の出力の制御信号によ
り、受信RAM53に相手側から転送されてくるデータを書
き込み中にCPU（図示しない）から送信RAM40へ相手側へ
転送するデータを書き込む事が出来、又送信RAM40から
相手側にデータを転送中に、受信RAM53から受信データ
をCPUに読み出す事が出来る事にある。
それぞれ独立したRAM、即ち送信RAM40、及び受信RAM53
を設け、後述する制御部31、43の出力の制御信号によ
り、受信RAM53に相手側から転送されてくるデータを書
き込み中にCPU（図示しない）から送信RAM40へ相手側へ
転送するデータを書き込む事が出来、又送信RAM40から
相手側にデータを転送中に、受信RAM53から受信データ
をCPUに読み出す事が出来る事にある。
以下詳細に説明する。
即ち、第２図（ａ）において、例えばCPU内に有する
記憶装置（図示しない）から相手側に転送するデータを
送信RAM40に書き込むために、例えば１ワードに対応す
る書き込みクロック（以下Ｗ−CLKと称する）を、読み
出し／書き込み線（以下R/W線と称する）を介して送信
制御器35に加える。同時に、制御部31内の入力カウンタ
32にもＷ−CLKを加え、転送するワード数のカウントを
開始する。
記憶装置（図示しない）から相手側に転送するデータを
送信RAM40に書き込むために、例えば１ワードに対応す
る書き込みクロック（以下Ｗ−CLKと称する）を、読み
出し／書き込み線（以下R/W線と称する）を介して送信
制御器35に加える。同時に、制御部31内の入力カウンタ
32にもＷ−CLKを加え、転送するワード数のカウントを
開始する。
一方、送信制御器35では、Ｗ−CLKの入力によりセレ
クタ36に制御信号を加え、セレクタ36の入力を後述する
送信カウンタ33からアドレスバスの側に切り替え、CPU
から送信RAM40にデータを書き込むためのアドレス信号
を送信RAM40に書き込む。同時に送信制御器35からレシ
ーバ41に制御信号を加えレシーバ41の入出力間を導通状
態にして、CPUからの送信データをレシーバ41を介して
送信RAM40の上記アドレスに書き込む。
クタ36に制御信号を加え、セレクタ36の入力を後述する
送信カウンタ33からアドレスバスの側に切り替え、CPU
から送信RAM40にデータを書き込むためのアドレス信号
を送信RAM40に書き込む。同時に送信制御器35からレシ
ーバ41に制御信号を加えレシーバ41の入出力間を導通状
態にして、CPUからの送信データをレシーバ41を介して
送信RAM40の上記アドレスに書き込む。
上記の動作をCPU内の記憶装置から送出するデータが
終了するまで繰り返す。この結果、送信RAM40には送信
データが蓄積され、一方入力カウンタ32にはデータに対
応するＷ−CLKの数がカウントされ、このクロックの数
を示すデータが比較器34の一方の入力に加えられる。
終了するまで繰り返す。この結果、送信RAM40には送信
データが蓄積され、一方入力カウンタ32にはデータに対
応するＷ−CLKの数がカウントされ、このクロックの数
を示すデータが比較器34の一方の入力に加えられる。
上記のように、送信部でCPUからデータを送信RAM40に
書き込んでいる間に、受信部では相手側から送られてき
たデータをレシーバ54を介して受信RAM53に書き込む事
が出来る。
書き込んでいる間に、受信部では相手側から送られてき
たデータをレシーバ54を介して受信RAM53に書き込む事
が出来る。
即ち、受信制御器48では、Ｌレベルの“レシーブOK"
の信号をレシーブOK送信器51から相手側に転送する。す
ると、相手側からＬレベルの“データ送出中”の信号を
転送してくるため、これをデータ送出中受信器49を介し
て受信制御器48で受信する。そして、この信号を受信カ
ウンタ44に加えて受信データのカウントを開始する。ほ
ぼ同時に、相手側から最初のワードを転送してくるの
で、これをレシーバ54で受信する。受信制御器48から
は、レシーバ54の入出力間を導通状態にし、かつドライ
バ52の入出力間をカットの状態にする制御信号を出力
し、相手側からの転送データをレシーバ54を介して受信
RAM53に書き込みが出来る状態とする。
の信号をレシーブOK送信器51から相手側に転送する。す
ると、相手側からＬレベルの“データ送出中”の信号を
転送してくるため、これをデータ送出中受信器49を介し
て受信制御器48で受信する。そして、この信号を受信カ
ウンタ44に加えて受信データのカウントを開始する。ほ
ぼ同時に、相手側から最初のワードを転送してくるの
で、これをレシーバ54で受信する。受信制御器48から
は、レシーバ54の入出力間を導通状態にし、かつドライ
バ52の入出力間をカットの状態にする制御信号を出力
し、相手側からの転送データをレシーバ54を介して受信
RAM53に書き込みが出来る状態とする。
次に、相手側から、所定の時間ｔ経過後、Ｌレベルの
“データストローブ”の信号を転送してくるので、これ
をデータストローブ受信器50で受信し受信RAM53へ書き
込む。受信RAM53へ入力が終了した時、Ｈレベルの“レ
シーブOK"の信号を相手側に転送する。相手側からは、
データ送信の終了を示す“H"レベルの“データストロー
ブ”の信号を送ってくる。そこで次のワードのデータの
受信をするための“L"レベルの“レシーブOK"の信号を
相手側に転送する。すると、相手側からはＬレベルの
“データの送出中”の信号を転送してくるので、データ
送出中受信器49で受信し、受信制御器48から受信カウン
タ44にこれを加え、カウント数をアップする。
“データストローブ”の信号を転送してくるので、これ
をデータストローブ受信器50で受信し受信RAM53へ書き
込む。受信RAM53へ入力が終了した時、Ｈレベルの“レ
シーブOK"の信号を相手側に転送する。相手側からは、
データ送信の終了を示す“H"レベルの“データストロー
ブ”の信号を送ってくる。そこで次のワードのデータの
受信をするための“L"レベルの“レシーブOK"の信号を
相手側に転送する。すると、相手側からはＬレベルの
“データの送出中”の信号を転送してくるので、データ
送出中受信器49で受信し、受信制御器48から受信カウン
タ44にこれを加え、カウント数をアップする。
このようにして、送信部でCPUから転送すべきデータ
を送信RAM40に書き込む間に、受信部では相手側からデ
ータを受信RAM53に書き込む。
を送信RAM40に書き込む間に、受信部では相手側からデ
ータを受信RAM53に書き込む。
次に、相手側からデータの受信が終了すると送信部で
は、送信RAM40に蓄積したデータの相手側への転送を開
始する。
は、送信RAM40に蓄積したデータの相手側への転送を開
始する。
即ち、送信部では制御部31内のレシーブOK受信器39を
介して送信制御器35で、相手側から転送されてきたＬレ
ベルの“レシーブOK"の信号を受信すると、データ送出
中送信器37を介してデータの送信の開始を示すＬレベル
の“データ送出中”の信号を相手側に転送する。引続
き、送信制御器35ではドライバ42に制御信号を加えて、
ドライバ42の入力と出力の間を導通状態にする。同時に
読み出しクロック（以下Ｒ−CLKと称する）を送信RAM40
に加えて、送信RAM40内に蓄積したデータを読み出しド
ライバ42を介して相手側に転送する。データの転送開始
後、時間ｔを経過した後、データの有効区間を示すＬレ
ベルの“データストローブ”の信号を、送信制御器35か
らデータストローブ送信器38を介して相手側に転送す
る。
介して送信制御器35で、相手側から転送されてきたＬレ
ベルの“レシーブOK"の信号を受信すると、データ送出
中送信器37を介してデータの送信の開始を示すＬレベル
の“データ送出中”の信号を相手側に転送する。引続
き、送信制御器35ではドライバ42に制御信号を加えて、
ドライバ42の入力と出力の間を導通状態にする。同時に
読み出しクロック（以下Ｒ−CLKと称する）を送信RAM40
に加えて、送信RAM40内に蓄積したデータを読み出しド
ライバ42を介して相手側に転送する。データの転送開始
後、時間ｔを経過した後、データの有効区間を示すＬレ
ベルの“データストローブ”の信号を、送信制御器35か
らデータストローブ送信器38を介して相手側に転送す
る。
１ワード分のデータが転送され、これに対して相手側
から１ワード分の受信の終了を示すＨレベルの“レシー
ブOK"の信号が、レシーブOK受信器39を介して送信制御
器35に転送されてくる。
から１ワード分の受信の終了を示すＨレベルの“レシー
ブOK"の信号が、レシーブOK受信器39を介して送信制御
器35に転送されてくる。
そこで、ここの制御でデータの有効区間の終了を示す
Ｈレベルの“データストローブ”の信号を相手側に転送
する。相手側よりＬレベルの“レシーブOK"の信号が再
び、レシーブOK受信器39を介して送信制御器35に加えら
れ、ここから送信カウンタ33に加えられるのでカウント
値がアップして比較器34に加えられると共に、この値が
アドレスに対応する値としてセレクタ36を介して送信RA
M40に加えられ、次のワードのデータが読み出されて相
手側に転送される。
Ｈレベルの“データストローブ”の信号を相手側に転送
する。相手側よりＬレベルの“レシーブOK"の信号が再
び、レシーブOK受信器39を介して送信制御器35に加えら
れ、ここから送信カウンタ33に加えられるのでカウント
値がアップして比較器34に加えられると共に、この値が
アドレスに対応する値としてセレクタ36を介して送信RA
M40に加えられ、次のワードのデータが読み出されて相
手側に転送される。
これを繰り返し、送信カウンタ33のカウント値が入力
カウンタ32のカウント値と一致すると所定バイト数、即
ち最後のワードまで転送した事になり、初期状態とな
る。
カウンタ32のカウント値と一致すると所定バイト数、即
ち最後のワードまで転送した事になり、初期状態とな
る。
一方、上記の送信部での送信RAM40から相手側にデー
タを転送する間に、受信部では、受信RAM53に蓄積した
受信データを読み出しCPU内の記憶装置に書き込む。
タを転送する間に、受信部では、受信RAM53に蓄積した
受信データを読み出しCPU内の記憶装置に書き込む。
即ち、送信部で送信制御器35から送信RAM40にＲ−CLK
を出力した時とほぼ同時に、受信制御器48からドライバ
52に制御信号を加えてドライバの入出力を導通状態に
し、かつレシーバ54にも制御信号を加えてレシーバ54の
入出力間をカット状態にする。同時に受信RAM53にＲ−C
LKに加えて、受信RAM53に蓄積したデータを読み出しCPU
内に記憶装置に書き込む。同時に、CPUでは受信カウン
タ44のデータ数と読み出したデータ数を比較して一致し
た時、読み出し及びCPU内の記憶装置への書き込みを終
了する。
を出力した時とほぼ同時に、受信制御器48からドライバ
52に制御信号を加えてドライバの入出力を導通状態に
し、かつレシーバ54にも制御信号を加えてレシーバ54の
入出力間をカット状態にする。同時に受信RAM53にＲ−C
LKに加えて、受信RAM53に蓄積したデータを読み出しCPU
内に記憶装置に書き込む。同時に、CPUでは受信カウン
タ44のデータ数と読み出したデータ数を比較して一致し
た時、読み出し及びCPU内の記憶装置への書き込みを終
了する。
受信RAM53に蓄積したデータをすべてCPU内の記憶装置
に書き込んだ後、送信部で送信RAM40から相手側に送信
データを転送をすべて終了していれば、受信部では上記
したように再び相手側から転送されるデータの受信を開
始する。
に書き込んだ後、送信部で送信RAM40から相手側に送信
データを転送をすべて終了していれば、受信部では上記
したように再び相手側から転送されるデータの受信を開
始する。
一方、送信部でもCPUから相手側に転送すべきデータ
の送信RAM40へ書き込みを開始する。
の送信RAM40へ書き込みを開始する。
このようにして、CPUには最初のトリガ以外に殆ど負
担をかけずに、送信部及び受信部内に設けた送信制御
器、及び受信制御器等のハードウェアにより、相手側と
のデータの送受を同時に行う全二重化的な動作を行う事
により、データの転送速度の向上が達成出来る。
担をかけずに、送信部及び受信部内に設けた送信制御
器、及び受信制御器等のハードウェアにより、相手側と
のデータの送受を同時に行う全二重化的な動作を行う事
により、データの転送速度の向上が達成出来る。
〔発明の効果〕 以上説明のように本発明によれば、全二重化（擬似）
制御する事により全二重化的な動作を可能とし、データ
の転送速度の向上並びにCPUの負担の軽減という効果が
ある。
制御する事により全二重化的な動作を可能とし、データ
の転送速度の向上並びにCPUの負担の軽減という効果が
ある。
第１図は本発明の原理図、 第２図は本発明の実施例の全二重化データ転送装置の構
成を示すブロック図、 第３図は従来例のデータ転送装置の構成を示すブロック
図、 第４図は一例のハンドシェイクインタフェースのタイム
チャートである。 図において 100はCPU、300は送信データカウント手段、 340、470は比較手段、 350は転送制御手段、400は送信記憶手段、 440は受信データカウント手段、 530は受信記憶手段 を示す。
成を示すブロック図、 第３図は従来例のデータ転送装置の構成を示すブロック
図、 第４図は一例のハンドシェイクインタフェースのタイム
チャートである。 図において 100はCPU、300は送信データカウント手段、 340、470は比較手段、 350は転送制御手段、400は送信記憶手段、 440は受信データカウント手段、 530は受信記憶手段 を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/10
Claims (1)
- 【請求項１】データをハンドシェイク方法で転送する
際、 送信部にCPU（100）が転送すべき所定バイト数のデータ
を書き込み、読み出す送信記憶手段（400）と、 該送信記憶手段（400）に書き込まれた該データのバイ
ト数をカウントする送信データカウント手段（330）
と、 該送信記憶手段（400）に書き込んだ該データのバイト
数の対応するカウント値と、読み出して転送した該デー
タのバイト数に対応するカウント値が一致した時に、転
送終了信号を転送制御手段（350）に送出する比較手段
（340）とを設け、 受信部に転送された該データを書き込み、読み出す受信
記憶手段（530）と、 該受信記憶手段（530）に書き込まれた該データのバイ
ト数をカウントする受信データカウント手段（440）
と、 該受信記憶手段（530）に書き込んだ該データのバイト
数に対応するカウント値と、読み出してCPU（100）に転
送した該データのバイト数に対応するカウント値が一致
した時に、転送終了信号を転送制御手段（350）に送出
する比較手段（470）とを設け、 定められたハンドシェイク方法を該受信記憶手段（53
0）において該転送データの受信中に、CPU（100）から
該送信記憶手段（400）に該データを書き込むように該
送信部、受信部の動作を制御し、あるいは該送信記憶手
段（400）から該データを読み出し転送中に、該受信記
憶手段（530）で受信したデータを読み出しCPU（100）
に転送するように、送信部、受信部の動作を制御する転
送制御手段（350）を設けた事を特徴とする全二重化デ
ータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059464A JPH084276B2 (ja) | 1987-03-13 | 1987-03-13 | 全二重化デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059464A JPH084276B2 (ja) | 1987-03-13 | 1987-03-13 | 全二重化デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63224546A JPS63224546A (ja) | 1988-09-19 |
| JPH084276B2 true JPH084276B2 (ja) | 1996-01-17 |
Family
ID=13114063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62059464A Expired - Lifetime JPH084276B2 (ja) | 1987-03-13 | 1987-03-13 | 全二重化デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084276B2 (ja) |
-
1987
- 1987-03-13 JP JP62059464A patent/JPH084276B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63224546A (ja) | 1988-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0009678B1 (en) | Computer input/output apparatus | |
| US4494194A (en) | Line support processor for data transfer system | |
| EP0303751B1 (en) | Interface mechanism for controlling the exchange of information between two devices | |
| US5584033A (en) | Apparatus and method for burst data transfer employing a pause at fixed data intervals | |
| GB2128000A (en) | Direct memory access interface arrangement | |
| JPH0146892B2 (ja) | ||
| US4365296A (en) | System for controlling the duration of the time interval between blocks of data in a computer-to-computer communication system | |
| US6175887B1 (en) | Deterministic arbitration of a serial bus using arbitration addresses | |
| US4736365A (en) | Method and apparatus for controlling access to an asynchronous communication network | |
| US5228129A (en) | Synchronous communication interface for reducing the effect of data processor latency | |
| EP0255593B1 (en) | Data package communication systems | |
| JPH084276B2 (ja) | 全二重化デ−タ転送装置 | |
| EP0829095B1 (en) | Method and apparatus for reducing latency time on an interface by overlapping transmitted packets | |
| JPS61208331A (ja) | シリアルデータ通信方式および装置 | |
| JPS6260050A (ja) | インタ−バス・システム | |
| JPH0234518B2 (ja) | ||
| JP2636003B2 (ja) | データ転送制御装置 | |
| JPH0713910A (ja) | システム・バスを介して他のアダプタに可変サイズのデータ・ブロックを転送するためのアダプタ | |
| GB2203616A (en) | Improvements in or relating to data communication systems | |
| KR960014177B1 (ko) | 병렬데이터처리시스템의 데이터통신장치 | |
| JP2581041B2 (ja) | デ−タ処理装置 | |
| JP2001027991A (ja) | 複数のスレーブｃｐｕを有するシリアルデータ通信方法 | |
| JPH10222443A (ja) | データ転送制御方法及びそれを適用した通信制御処理装置 | |
| JPS63276944A (ja) | デ−タ転送装置 | |
| JP2001094438A (ja) | シリアルインタフェイス回路 |