JPH0744584B2 - 割込信号の送信方法とその装置 - Google Patents
割込信号の送信方法とその装置Info
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- JPH0744584B2 JPH0744584B2 JP2247156A JP24715690A JPH0744584B2 JP H0744584 B2 JPH0744584 B2 JP H0744584B2 JP 2247156 A JP2247156 A JP 2247156A JP 24715690 A JP24715690 A JP 24715690A JP H0744584 B2 JPH0744584 B2 JP H0744584B2
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- Japan
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- controller
- hdlc
- interrupt signal
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、HDLC伝送プロトコルに従って通信を行うコン
トローラシステムの、上位コントローラから下位コント
ローラへの割込信号の送信方法および装置に関する。
トローラシステムの、上位コントローラから下位コント
ローラへの割込信号の送信方法および装置に関する。
［従来の技術］ 従来、上記のコントローラシステムにおいては、機械の
運転を緊急停止して次に送信されるべき指令にスキップ
することを要求するスキップ信号や、その他の割込信号
のように、リアルタイムの処理を必要とする信号（以
下、割込信号と総称する）は、本来のHDLC伝送路とは別
に、信号線が設けられていた。
運転を緊急停止して次に送信されるべき指令にスキップ
することを要求するスキップ信号や、その他の割込信号
のように、リアルタイムの処理を必要とする信号（以
下、割込信号と総称する）は、本来のHDLC伝送路とは別
に、信号線が設けられていた。
［発明が解決しようとする課題］ 前記の従来のコントローラシステムにおいては専用の信
号線で割込信号を送信するために信号線の数が多くなる
という問題点がある。
号線で割込信号を送信するために信号線の数が多くなる
という問題点がある。
本発明の目的は、信号線の数を低減させることができる
割込信号の送信方法および装置を提供することにある。
割込信号の送信方法および装置を提供することにある。
［課題を解決するための手段］ 本発明の割込信号の送信方法は、HDLC伝送プロトコルに
従って通信を行うコントローラシステムの、上位コント
ローラから下位コントローラへの割込信号の送信方法で
あって、 上位コントローラから下位コントローラへ割込要求が生
じたとき、上位コントローラは、HDLCフレームフォーマ
ットの中に通常出現しないデータパターンを発生させ、 上位コントローラは、下位コントローラに送信すべきデ
ータをCRC演算した後に、前記データパターンをデータ
として前記フレームフォーマット中に取込んで、そのフ
レームをHDLC伝送路を経由して下位コントローラに送信
し、 下位コントローラは、上位コントローラから送信された
信号を受信し、受信信号中に前記データパターンを検出
したときには、該下位コントローラに属するCPUへの割
込信号を活性にする。
従って通信を行うコントローラシステムの、上位コント
ローラから下位コントローラへの割込信号の送信方法で
あって、 上位コントローラから下位コントローラへ割込要求が生
じたとき、上位コントローラは、HDLCフレームフォーマ
ットの中に通常出現しないデータパターンを発生させ、 上位コントローラは、下位コントローラに送信すべきデ
ータをCRC演算した後に、前記データパターンをデータ
として前記フレームフォーマット中に取込んで、そのフ
レームをHDLC伝送路を経由して下位コントローラに送信
し、 下位コントローラは、上位コントローラから送信された
信号を受信し、受信信号中に前記データパターンを検出
したときには、該下位コントローラに属するCPUへの割
込信号を活性にする。
本発明の割込信号の送信装置は、HDLC伝送プロトコルに
従って通信を行うコントローラシステムの、上位コント
ローラから下位コントローラへの割込信号の送信装置で
あって、HDLCフレームフォーマットの中に通常出現しな
いデータパターンを８ビットの１の連続パターンとする
とき、上位コントローラは、 ロード端子には割込信号が入力され、プリセットデータ
には8Hが設定され、カウト出力の8Hビットはカウントイ
ネーブル端子に入力され、クロックパルスを計数して前
記カウント出力の8Hビットを出力とするＮビット２進カ
ウンタと、 上位コントローラに付属するHDLCトランスミッタの出力
とＮビット２進カウンタの出力と論理和を生成し、HDLC
伝送路上に出力する論理和回路を有する。
従って通信を行うコントローラシステムの、上位コント
ローラから下位コントローラへの割込信号の送信装置で
あって、HDLCフレームフォーマットの中に通常出現しな
いデータパターンを８ビットの１の連続パターンとする
とき、上位コントローラは、 ロード端子には割込信号が入力され、プリセットデータ
には8Hが設定され、カウト出力の8Hビットはカウントイ
ネーブル端子に入力され、クロックパルスを計数して前
記カウント出力の8Hビットを出力とするＮビット２進カ
ウンタと、 上位コントローラに付属するHDLCトランスミッタの出力
とＮビット２進カウンタの出力と論理和を生成し、HDLC
伝送路上に出力する論理和回路を有する。
［作用］ 本発明の割込信号の送信方法においては、割込信号はHD
LCフレームフォーマットの中に通常出現しないパターン
（以下、出現しないパターンと記す）をもつデータとし
てHDLCフレーム中に取込まれてHDLC伝送路を経由して送
信されるので、割込信号用の信号線は必要でなくなり、
さらに、割込信号は、割込要求が発生したときその時点
のHDLCフレーム中に取込まれて送信されるのでリアルタ
イムの送信が可能になる。また、HDLCフレーム中のデー
タをCRC演算した後に割込信号が取込まれるので、割込
信号が取込まれた情報フィールドのデータはCRCエラー
となる。したがって、受信側は、このデータをデータと
して取込むことはなく、再送要求を行うことによて正し
いデータを得ることができる。
LCフレームフォーマットの中に通常出現しないパターン
（以下、出現しないパターンと記す）をもつデータとし
てHDLCフレーム中に取込まれてHDLC伝送路を経由して送
信されるので、割込信号用の信号線は必要でなくなり、
さらに、割込信号は、割込要求が発生したときその時点
のHDLCフレーム中に取込まれて送信されるのでリアルタ
イムの送信が可能になる。また、HDLCフレーム中のデー
タをCRC演算した後に割込信号が取込まれるので、割込
信号が取込まれた情報フィールドのデータはCRCエラー
となる。したがって、受信側は、このデータをデータと
して取込むことはなく、再送要求を行うことによて正し
いデータを得ることができる。
本発明の割込信号の送信装置のＮビット２進カウンタ
は、プリセット端子のプリセットデータが8Hに設定され
ているので、ロード端子に割込信号が入力するとカウン
ト出力の8Hビットは“1"になる。その結果、カウントイ
ネーブル入力は活性になり、計数が開始される。8Hビッ
トを除く他のビットは０に設定されているので、カウン
タは、８発のクロックパルスを計数したとき、8Hビット
のカウント出力は0Hになる。カウンタがクロックパルス
を計数している間は、カウント出力の下位ビットは変化
するけれど、すでに“1"になっている8Hビットは変化し
ない。そして、8Hビットのカウント出力が0Hになったと
き、カウントイネーブル入力は不活性になって計数作動
は終了する。したがって、8Hビットのカウント出力は、
カウンタが８発のクロックパルスの計数している期間に
は“1"を出力し続けることになり、これは“1"が８ビッ
ト連続した、NRZ符号の信号に相当する。この出現しな
いパターンは論理和回路によってHDLCトランスミッタが
出力するCRC演算後の情報フィールドに取込まれて伝送
される。
は、プリセット端子のプリセットデータが8Hに設定され
ているので、ロード端子に割込信号が入力するとカウン
ト出力の8Hビットは“1"になる。その結果、カウントイ
ネーブル入力は活性になり、計数が開始される。8Hビッ
トを除く他のビットは０に設定されているので、カウン
タは、８発のクロックパルスを計数したとき、8Hビット
のカウント出力は0Hになる。カウンタがクロックパルス
を計数している間は、カウント出力の下位ビットは変化
するけれど、すでに“1"になっている8Hビットは変化し
ない。そして、8Hビットのカウント出力が0Hになったと
き、カウントイネーブル入力は不活性になって計数作動
は終了する。したがって、8Hビットのカウント出力は、
カウンタが８発のクロックパルスの計数している期間に
は“1"を出力し続けることになり、これは“1"が８ビッ
ト連続した、NRZ符号の信号に相当する。この出現しな
いパターンは論理和回路によってHDLCトランスミッタが
出力するCRC演算後の情報フィールドに取込まれて伝送
される。
第２図は、周知にHDLCフレームフォーマットで、フィー
ルドF,A,C,I,CRCはそれぞれフラグシーケンス、アドレ
スフィールド、制御フィールド、情報フィールド、フレ
ーム検査シーケンスである。フラグシーケンスＦはフレ
ーム同期信号で、HDLCでは7EHすなわち“01111110"に定
められている。したがって、フレームシーケンス以外の
フィールドおよびシーケンスの中に、フラグと一致する
パターンが生じることを防ぐために次の手法がとられて
いる。すなわち、これらのフィールドおよびシーケンス
の連続した５ビットが“1"である場合には次のビットに
“0"が挿入される。そして受信側では、フラグパターン
以外は、“1"が５ビット連続した後の“0"を必ず削除す
ることにすればこの“0"挿入が通信データに変化を与え
ないことになる。その結果、受信側においては、“1"が
６ビット連続するのがフラグパターンで、それ以外では
“1"が連続する最大ビット長は５ビットである。したが
って、“1"が７ビット以上連続するパターンは出現しな
いパターンである。
ルドF,A,C,I,CRCはそれぞれフラグシーケンス、アドレ
スフィールド、制御フィールド、情報フィールド、フレ
ーム検査シーケンスである。フラグシーケンスＦはフレ
ーム同期信号で、HDLCでは7EHすなわち“01111110"に定
められている。したがって、フレームシーケンス以外の
フィールドおよびシーケンスの中に、フラグと一致する
パターンが生じることを防ぐために次の手法がとられて
いる。すなわち、これらのフィールドおよびシーケンス
の連続した５ビットが“1"である場合には次のビットに
“0"が挿入される。そして受信側では、フラグパターン
以外は、“1"が５ビット連続した後の“0"を必ず削除す
ることにすればこの“0"挿入が通信データに変化を与え
ないことになる。その結果、受信側においては、“1"が
６ビット連続するのがフラグパターンで、それ以外では
“1"が連続する最大ビット長は５ビットである。したが
って、“1"が７ビット以上連続するパターンは出現しな
いパターンである。
いま、出現しないパターンを、“1"が８ビット連続する
パターン（以下、８ビット連続パターンと記す）である
として、このパターンを４ビット２進カウンタを用いて
生成する場合には、最上位のプリセット入力端子P4を
“1"に設定し、他のプリセット入力端子P1,P2,P3を“0"
に設定すると、最上位のカウント出力端子Q4から８ビッ
ト連続パターンがNRZ符合で出力される。
パターン（以下、８ビット連続パターンと記す）である
として、このパターンを４ビット２進カウンタを用いて
生成する場合には、最上位のプリセット入力端子P4を
“1"に設定し、他のプリセット入力端子P1,P2,P3を“0"
に設定すると、最上位のカウント出力端子Q4から８ビッ
ト連続パターンがNRZ符合で出力される。
［実施例］ 次に本発明の実施例について図面を参照して説明する。
第１図は本発明の割込信号の送信方法を適用した通信シ
ステムの一実施例の要部のブロック図である。
ステムの一実施例の要部のブロック図である。
本実施例の通信システムは、上位コントローラ（図示せ
ず）と、上位コトローラの指令を受信して、機械の運転
を制御する複数の下位コントローラ（図示せず）間の、
マルチドロップ方式のHDLC通信システムである。
ず）と、上位コトローラの指令を受信して、機械の運転
を制御する複数の下位コントローラ（図示せず）間の、
マルチドロップ方式のHDLC通信システムである。
上位コントローラの送信装置は、HDLCトランスミッタ
１、カウンタ２、論理和回路３、NRZ・マンチェスタ変
換器４で成り、各々の下位コントローラの受信装置は、
マンチェスタ・NRZ変換器５、HDLCレシーバ６、シフト
レジスタ７、８入力のアンド回路８で成っている。アン
ド回路８の出力は、CPU（図示せず）の割込信号にな
る。
１、カウンタ２、論理和回路３、NRZ・マンチェスタ変
換器４で成り、各々の下位コントローラの受信装置は、
マンチェスタ・NRZ変換器５、HDLCレシーバ６、シフト
レジスタ７、８入力のアンド回路８で成っている。アン
ド回路８の出力は、CPU（図示せず）の割込信号にな
る。
カウンタ２は４ビット２進カウンタで、ロード端子（負
論理）には、割込入力としてスキップ信号が入力され
る。また、最上位のプリセット入力端子P4には“1"が設
定され、その他のプリセット入力端子P1,P2,P3には“0"
が設定されている。さらに、最上位のカウント出力Q4は
プリセットイネーブル端子Ｐおよびトグルイネーブル端
子Ｔに接続されている。スキップ信号が活性になると、
８ビット連続パターンがカウント出力Q4からNRZ符合で
出力される。
論理）には、割込入力としてスキップ信号が入力され
る。また、最上位のプリセット入力端子P4には“1"が設
定され、その他のプリセット入力端子P1,P2,P3には“0"
が設定されている。さらに、最上位のカウント出力Q4は
プリセットイネーブル端子Ｐおよびトグルイネーブル端
子Ｔに接続されている。スキップ信号が活性になると、
８ビット連続パターンがカウント出力Q4からNRZ符合で
出力される。
HDLCトランスミッタ１は、HDLCフレームフォーマットの
情報フィールドに取込まれたデータについてCRC演算を
施した後、フレームの内容をNRZ符合で出力する。
情報フィールドに取込まれたデータについてCRC演算を
施した後、フレームの内容をNRZ符合で出力する。
論理和回路３は、HDLCトランスミッタ１の出力と、カウ
ント出力端子Q4の出力との論理和を生成して出力する。
したがって、カウント出力端子Q4から８ビット連続パタ
ーンが出力されている期間には、該８ビット連続パター
ンが論理和回路３から出力され、８ビット連続パターン
が出力されていない期間には、HDLCトランスミッタ１の
出力が論理和回路３から出力される。NRZ・マンチェス
タ変換器４は、論理和回路３が出力したNRZ符合の信号
をマンチェスタ符合に変換し、クロック信号CP1に同期
してシリアル伝送路上に出力する。
ント出力端子Q4の出力との論理和を生成して出力する。
したがって、カウント出力端子Q4から８ビット連続パタ
ーンが出力されている期間には、該８ビット連続パター
ンが論理和回路３から出力され、８ビット連続パターン
が出力されていない期間には、HDLCトランスミッタ１の
出力が論理和回路３から出力される。NRZ・マンチェス
タ変換器４は、論理和回路３が出力したNRZ符合の信号
をマンチェスタ符合に変換し、クロック信号CP1に同期
してシリアル伝送路上に出力する。
下位コントローラの受信装置のマンチェスタ・NRZ変換
器５は、シリアル伝送路上の信号を受信し、マンチェス
タ符合からNRZ符合に変換する。HDLCレシーバ６は、ク
ロック信号CP2に同期して、マンチェスタ・NRZ変換器５
の出力を受信する。シフトレジスタ７は、その直列入力
に、マンチェスタ・NRZ変換器５の出力を入力する。８
入力のアンド回路８は、シフトレジスタ７の８ビット並
列出力を入力する。したがってアンド回路８は、シフト
レジスタ７の並列出力のすべてのビットが“1"のとき、
すなわち、シフトレジスタ７が８ビット連続パターンを
入力したとき、その出力を活性にする。
器５は、シリアル伝送路上の信号を受信し、マンチェス
タ符合からNRZ符合に変換する。HDLCレシーバ６は、ク
ロック信号CP2に同期して、マンチェスタ・NRZ変換器５
の出力を受信する。シフトレジスタ７は、その直列入力
に、マンチェスタ・NRZ変換器５の出力を入力する。８
入力のアンド回路８は、シフトレジスタ７の８ビット並
列出力を入力する。したがってアンド回路８は、シフト
レジスタ７の並列出力のすべてのビットが“1"のとき、
すなわち、シフトレジスタ７が８ビット連続パターンを
入力したとき、その出力を活性にする。
次に本実施例の動作を説明する。スキップ信号が不活性
のときには、カウンタ２のカウント出力Q4は“0"を出力
する。したがって論理和回路３はHDLCトランスミッタ１
の出力信号を伝達する。HDLCトランスミッタ１の出力信
号は、NRZ・マンチェスタ変換器４、マンチェスタ・NRZ
変換器５を経由してHDLCレシーバ６およびシフトレジス
タ７に入力されるが、この信号は８ビット連続パターン
を含んでいないので、アンド回路８の出力を活性にしな
い。
のときには、カウンタ２のカウント出力Q4は“0"を出力
する。したがって論理和回路３はHDLCトランスミッタ１
の出力信号を伝達する。HDLCトランスミッタ１の出力信
号は、NRZ・マンチェスタ変換器４、マンチェスタ・NRZ
変換器５を経由してHDLCレシーバ６およびシフトレジス
タ７に入力されるが、この信号は８ビット連続パターン
を含んでいないので、アンド回路８の出力を活性にしな
い。
上位コントローラがスキップ信号を活性にすると、カウ
ンタ２のカウント出力Q4は８ビット連続パターンを出力
し、このパターンは、論理和回路３、NRZ・マンチェス
タ変換器４、マンチェスタ・NRZ変換器５を経由してHDL
Cレシーバ６およびシフトレジスタ７の直列入力SIに入
力される。シフトレジスタ７に入力した８ビット連続パ
ターンの信号は、シフトレジスタ７の並列出力のすべて
のビットを“1"にする。その結果、アンド回路８の出力
は活性になり、割込信号が活性になる。
ンタ２のカウント出力Q4は８ビット連続パターンを出力
し、このパターンは、論理和回路３、NRZ・マンチェス
タ変換器４、マンチェスタ・NRZ変換器５を経由してHDL
Cレシーバ６およびシフトレジスタ７の直列入力SIに入
力される。シフトレジスタ７に入力した８ビット連続パ
ターンの信号は、シフトレジスタ７の並列出力のすべて
のビットを“1"にする。その結果、アンド回路８の出力
は活性になり、割込信号が活性になる。
上位コントローラは、データ送信のタイミングでスキッ
プ信号をカウンタ２に入力するので、８ビット連続パタ
ーンは、論理和回路３によってHDLCのフレームフォーマ
ットの情報フィールドに取込まれる。しかし、該パター
ンが情報フィールドに取込まれる前に送信すべきデータ
についてCRC演算が終了しているので、フレームフォー
マットのフレーム検査シーケンスの内容、すなわち、送
信すべきデータのCRC演算結果は、８ビット連続パター
ンが取込まれた情報フィールドの内容に該当しない。し
たがって、このときのデータはCRCエラーとなり、下位
コントローラは、このデータを上位コントローラから送
信されたデータとして取込むことはなく、再送要求を行
うことによって正しいデータを得ることができる。
プ信号をカウンタ２に入力するので、８ビット連続パタ
ーンは、論理和回路３によってHDLCのフレームフォーマ
ットの情報フィールドに取込まれる。しかし、該パター
ンが情報フィールドに取込まれる前に送信すべきデータ
についてCRC演算が終了しているので、フレームフォー
マットのフレーム検査シーケンスの内容、すなわち、送
信すべきデータのCRC演算結果は、８ビット連続パター
ンが取込まれた情報フィールドの内容に該当しない。し
たがって、このときのデータはCRCエラーとなり、下位
コントローラは、このデータを上位コントローラから送
信されたデータとして取込むことはなく、再送要求を行
うことによって正しいデータを得ることができる。
［発明の効果］ 以上説明したように本発明は、HDLCフレーム中に通常出
現しないパターンの信号を割込要求の発生に応答して生
成し、該出現しないパターンをデータとして、通常のデ
ータと共に、HDLCフレームと同じ伝送路によって送信す
ることにより、割込信号を送信するために専用の伝送路
を必要とせず、リアルタイムで割込みを実行することが
できる効果がある。
現しないパターンの信号を割込要求の発生に応答して生
成し、該出現しないパターンをデータとして、通常のデ
ータと共に、HDLCフレームと同じ伝送路によって送信す
ることにより、割込信号を送信するために専用の伝送路
を必要とせず、リアルタイムで割込みを実行することが
できる効果がある。
第１図は本発明の割込信号の送信方法を適用した通信シ
ステムの一実施例の要部のブロック図、第２図は周知の
HDLCフレームフォーマットを示す図である。 １……HDLCトランスミッタ、２……カウンタ、３……論
理和回路、４……NRZ・マンチェスタ変換器、５……マ
ンチェスタ・NRZ変換器、６……HDLCレシーバ、７……
シフトレジスタ、８……アンド回路。
ステムの一実施例の要部のブロック図、第２図は周知の
HDLCフレームフォーマットを示す図である。 １……HDLCトランスミッタ、２……カウンタ、３……論
理和回路、４……NRZ・マンチェスタ変換器、５……マ
ンチェスタ・NRZ変換器、６……HDLCレシーバ、７……
シフトレジスタ、８……アンド回路。
Claims (2)
- 【請求項１】HDLC伝送プロトコルに従って通信を行うコ
ントローラシステムの、上位コントローラから下位コン
トローラへの割込信号の送信方法において、 上位コントローラから下位コントローラへ割込要求が生
じたとき、上位コントローラは、HDLCフレームフォーマ
ットの中に通常出現しないデータパターンを発生させ、 上位コントローラは、下位コントローラに送信すべきデ
ータをCRC演算した後に、前記データパターンをデータ
として前記フレームフォーマット中に取込んで、そのフ
レームをHDLC伝送路を経由して下位コントローラに送信
し、 下位コントローラは、上位コントローラから送信された
信号を受信し、受信信号中に前記データパターンを検出
したときには、該下位コントローラに属するCPUへの割
込信号を活性にすることを特徴とする割込信号の送信方
法。 - 【請求項２】HDLC伝送プロトコルに従って通信を行うコ
ントローラシステムの、上位コントローラから下位コン
トローラへの割込信号の送信装置において、HDLCフレー
ムフォーマットの中に通常出現しないデータパターンを
８ビットの１の連続パターンとするとき、上位コントロ
ーラは、 ロード端子には割込信号が入力され、プリセットデータ
には8Hが設定され、カウント出力の8Hビットはカウント
イネーブル端子に入力され、クロックパルスを計数して
前記カウント出力の8Hビットを出力とするＮビット２進
カウンタと、 上位コントローラに付属するHDLCトランスミッタの出力
とＮビット２進カウンタの出力との論理和を生成し、HD
LC伝送路上に出力する論理和回路を有することを特徴と
する割込信号の送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247156A JPH0744584B2 (ja) | 1990-09-19 | 1990-09-19 | 割込信号の送信方法とその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247156A JPH0744584B2 (ja) | 1990-09-19 | 1990-09-19 | 割込信号の送信方法とその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127640A JPH04127640A (ja) | 1992-04-28 |
| JPH0744584B2 true JPH0744584B2 (ja) | 1995-05-15 |
Family
ID=17159272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2247156A Expired - Fee Related JPH0744584B2 (ja) | 1990-09-19 | 1990-09-19 | 割込信号の送信方法とその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744584B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200432A (ja) * | 1993-12-17 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | データ通信方法及びシステム連結装置 |
-
1990
- 1990-09-19 JP JP2247156A patent/JPH0744584B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04127640A (ja) | 1992-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |