JP3125310B2 - インタフェース装置 - Google Patents
インタフェース装置Info
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- JP3125310B2 JP3125310B2 JP03046040A JP4604091A JP3125310B2 JP 3125310 B2 JP3125310 B2 JP 3125310B2 JP 03046040 A JP03046040 A JP 03046040A JP 4604091 A JP4604091 A JP 4604091A JP 3125310 B2 JP3125310 B2 JP 3125310B2
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- serial data
- serial
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Description
【０００１】
【産業上の利用分野】本発明は、ファクシミリ装置の周
辺制御のためのシリアルインタフェースの制御方法に関
し、特に簡単な構成でリセットを行うことが可能なシリ
アルインタフェース制御方法に関する。
辺制御のためのシリアルインタフェースの制御方法に関
し、特に簡単な構成でリセットを行うことが可能なシリ
アルインタフェース制御方法に関する。
【０００２】
【従来の技術】従来、シリアルインタフェースは、キー
ボードや低速のプリンタのインタフェースとして用いら
れ、ビットごとに転送を行う。また、シリアル入出力を
行う場合、マイクロプロセッサと外部装置との情報伝達
は最小限１本の信号線とグランド線が必要なだけで簡便
に行えるが、出力時にはパラレルデータからシリアルデ
ータへ変換し、入力時にはシリアルデータからパラレル
データへ変換する必要がある。一方、パラレルインタフ
ェースでは、通信線が並列化され、１サイクルに複数ビ
ットを送受信するので、高速なデータ転送を必要とする
場合に用いられる。また、パラレル入出力では、マイク
ロプロセッサと外部装置とのデータ交換は複数ビットを
並列に行うので、外部との間に、データバスと同数の信
号線が必要であるが、短い通信距離に適している。この
場合、外部からのデータをマイクロプロセッサが読み取
るまで保持するラッチ機能と、データバスの受信および
駆動機能とが最小限必要である。例えば、ファクシミリ
装置において、シリアルインタフェースを介して周辺部
を接続し、その周辺部をリセットする場合、リセット信
号線あるいはケーブルによりリセット信号を送るか、あ
るいはデータやクロックを受信するスレーブ側のパワー
オンリセット回路によりリセットを行っていた。なお、
マイクロプロセッサのシリアルインタフェースについて
は、例えば「電子情報通信ハンドブック，電子情報通信
学会編（１９８８），ｐｐ．１８２７〜１８２９」にお
いて述べられている。
ボードや低速のプリンタのインタフェースとして用いら
れ、ビットごとに転送を行う。また、シリアル入出力を
行う場合、マイクロプロセッサと外部装置との情報伝達
は最小限１本の信号線とグランド線が必要なだけで簡便
に行えるが、出力時にはパラレルデータからシリアルデ
ータへ変換し、入力時にはシリアルデータからパラレル
データへ変換する必要がある。一方、パラレルインタフ
ェースでは、通信線が並列化され、１サイクルに複数ビ
ットを送受信するので、高速なデータ転送を必要とする
場合に用いられる。また、パラレル入出力では、マイク
ロプロセッサと外部装置とのデータ交換は複数ビットを
並列に行うので、外部との間に、データバスと同数の信
号線が必要であるが、短い通信距離に適している。この
場合、外部からのデータをマイクロプロセッサが読み取
るまで保持するラッチ機能と、データバスの受信および
駆動機能とが最小限必要である。例えば、ファクシミリ
装置において、シリアルインタフェースを介して周辺部
を接続し、その周辺部をリセットする場合、リセット信
号線あるいはケーブルによりリセット信号を送るか、あ
るいはデータやクロックを受信するスレーブ側のパワー
オンリセット回路によりリセットを行っていた。なお、
マイクロプロセッサのシリアルインタフェースについて
は、例えば「電子情報通信ハンドブック，電子情報通信
学会編（１９８８），ｐｐ．１８２７〜１８２９」にお
いて述べられている。
【０００３】
【発明が解決しようとする課題】上記従来技術では、シ
リアルインタフェースで接続されている周辺部をリセッ
トする場合、リセット信号により行い、リセット信号用
の信号線やケーブル、あるいはリセット回路を必要とす
る。このため、構成が複雑になってコストダウンが難し
いという問題があった。本発明の目的は、このような問
題点を改善し、リセット信号用の信号線やケーブルを用
いることなく、簡単な構成でリセットを行うことが可能
なシリアルインタフェース制御方法を提供することにあ
る。
リアルインタフェースで接続されている周辺部をリセッ
トする場合、リセット信号により行い、リセット信号用
の信号線やケーブル、あるいはリセット回路を必要とす
る。このため、構成が複雑になってコストダウンが難し
いという問題があった。本発明の目的は、このような問
題点を改善し、リセット信号用の信号線やケーブルを用
いることなく、簡単な構成でリセットを行うことが可能
なシリアルインタフェース制御方法を提供することにあ
る。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のインタフェース装置は、少なくともシリア
ルデータ信号線とラッチパルス信号線の各信号線を介し
て接続されたホスト側装置とスレーブ側装置との間で前
記ホスト側装置から出力されたシリアルデータ信号をス
レーブ側装置に転送し、前記スレーブ側装置内で前記シ
リアルデータ信号をパラレルデータ信号に変換してラッ
チ手段にラッチし、あるいはラッチ手段にラッチされた
パラレルデータ信号をリセットするインタフェース装置
であって、前記ホスト側装置は、マイクロプロセッサユ
ニットからの信号に基づいて第１のシリアルデータ信号
を発生する一方、内部リセット信号に基づいて前記第１
のシリアルデータ信号とは相補的な第２のシリアルデー
タ信号を発生し、前記第１または第２のシリアルデータ
信号を前記シリアルデータ信号線に出力するシリアルデ
ータ信号発生手段と、前記マイクロプロセッサユニット
からの信号及び前記内部リセット信号に基づいてラッチ
パルス信号を発生して前記ラッチパルス信号線に出力す
るラッチパルス発生手段とを有し、前記スレーブ側装置
は、前記シリアルデータ信号線から入力された前記第１
または第２のシリアルデータ信号をパラレルデータに変
換するシリアル・パラレル変換手段と、前記シリアルデ
ータ信号線から入力された前記第１のシリアルデータ信
号と前記ラッチパルス信号線から入力されたラッチパル
ス信号とに基づいて前記シリアル・パラレル変換手段で
変換されたパラレルデータ信号をラッチする一方、前記
シリアルデータ信号線から入力された前記第２のシリア
ルデータ信号と前記ラッチパルス信号線から入力された
ラッチパルス信号とに基づいてラッチされたパラレルデ
ータ信号をリセットするラッチ手段とを備えたことを特
徴としている。
め、本発明のインタフェース装置は、少なくともシリア
ルデータ信号線とラッチパルス信号線の各信号線を介し
て接続されたホスト側装置とスレーブ側装置との間で前
記ホスト側装置から出力されたシリアルデータ信号をス
レーブ側装置に転送し、前記スレーブ側装置内で前記シ
リアルデータ信号をパラレルデータ信号に変換してラッ
チ手段にラッチし、あるいはラッチ手段にラッチされた
パラレルデータ信号をリセットするインタフェース装置
であって、前記ホスト側装置は、マイクロプロセッサユ
ニットからの信号に基づいて第１のシリアルデータ信号
を発生する一方、内部リセット信号に基づいて前記第１
のシリアルデータ信号とは相補的な第２のシリアルデー
タ信号を発生し、前記第１または第２のシリアルデータ
信号を前記シリアルデータ信号線に出力するシリアルデ
ータ信号発生手段と、前記マイクロプロセッサユニット
からの信号及び前記内部リセット信号に基づいてラッチ
パルス信号を発生して前記ラッチパルス信号線に出力す
るラッチパルス発生手段とを有し、前記スレーブ側装置
は、前記シリアルデータ信号線から入力された前記第１
または第２のシリアルデータ信号をパラレルデータに変
換するシリアル・パラレル変換手段と、前記シリアルデ
ータ信号線から入力された前記第１のシリアルデータ信
号と前記ラッチパルス信号線から入力されたラッチパル
ス信号とに基づいて前記シリアル・パラレル変換手段で
変換されたパラレルデータ信号をラッチする一方、前記
シリアルデータ信号線から入力された前記第２のシリア
ルデータ信号と前記ラッチパルス信号線から入力された
ラッチパルス信号とに基づいてラッチされたパラレルデ
ータ信号をリセットするラッチ手段とを備えたことを特
徴としている。
【０００５】
【作用】本発明においては、ホスト側およびスレーブ側
に設けた負論理の論理ゲートと、マイクロプロセッサか
らの信号をＤ型フリップフロップへ入力する信号線とに
よって、スレーブ側へのリセット時、ラッチパルスはＬ
レベル（ローレベル）となり、シリアルデータ出力はデ
ィスエーブルレベルとなってリセット動作が行われ、通
常のパラレルラッチ時には、ラッチパルスはＬレベルと
なり、シリアルデータ出力はそのタイミングでＨレベル
（ハイレベル）を保証されてラッチ動作が行われる。従
って、従来のリセット用信号線は不要であり、シリアル
データとラッチパルスの信号線でリセット動作を行うこ
とができるので、構成を簡単にしてコストダウンをはか
ることができる。
に設けた負論理の論理ゲートと、マイクロプロセッサか
らの信号をＤ型フリップフロップへ入力する信号線とに
よって、スレーブ側へのリセット時、ラッチパルスはＬ
レベル（ローレベル）となり、シリアルデータ出力はデ
ィスエーブルレベルとなってリセット動作が行われ、通
常のパラレルラッチ時には、ラッチパルスはＬレベルと
なり、シリアルデータ出力はそのタイミングでＨレベル
（ハイレベル）を保証されてラッチ動作が行われる。従
って、従来のリセット用信号線は不要であり、シリアル
データとラッチパルスの信号線でリセット動作を行うこ
とができるので、構成を簡単にしてコストダウンをはか
ることができる。
【０００６】
【実施例】以下、本発明の一実施例を図面により説明す
る。図２は、本発明の一実施例におけるファクシミリ装
置のインタフェース部を示す説明図である。図２におい
て、２１はデータやクロックを発生させて送出するホス
ト（ファクシミリ装置の処理部側）を示し、２２はホス
ト２１側からのデータやクロックを受取るスレーブ（フ
ァクシミリ装置の周辺部側）を示す。本実施例のインタ
フェース部は、シリアルインタフェース方式により、ク
ロックに同期してデータをシリアルに送り、ラッチパル
スで最終段のラッチにセットすることにより、データを
送る。
る。図２は、本発明の一実施例におけるファクシミリ装
置のインタフェース部を示す説明図である。図２におい
て、２１はデータやクロックを発生させて送出するホス
ト（ファクシミリ装置の処理部側）を示し、２２はホス
ト２１側からのデータやクロックを受取るスレーブ（フ
ァクシミリ装置の周辺部側）を示す。本実施例のインタ
フェース部は、シリアルインタフェース方式により、ク
ロックに同期してデータをシリアルに送り、ラッチパル
スで最終段のラッチにセットすることにより、データを
送る。
【０００７】図３は、図２のホスト側の構成図、図４は
図２のスレーブ側の構成図である。図３において、３１
は装置全体の制御を行うマイクロ・プロセッサ・ユニッ
ト（ＭＰＵ）、３２は周辺部にデータを転送する際、パ
ラレルデータをシリアルデータに変換するためのＰ／Ｓ
レジスタ、３３はシリアルデータを出力する際の同期を
とるためのＤ型フリップフロップ、３４は内部リセット
とＭＰＵ３１からの信号３１ａとを入力する負論理の論
理ゲートである。このような構成により、図２に示した
ホスト２１側では、内部リセットが入ると、論理ゲート
３４によりラッチパルスはＬレベルとなる。また、シリ
アルデータ出力もフリップフロップ３３のクリアでＬレ
ベルとなる。一方、通常動作（リセット解除）では、ラ
ッチ時、ラッチパルスはＬレべルとなる。また、シリア
ルデータ出力は、そのタイミングでＨレベルを保証され
る。これは、フリップフロップ３３をＭＰＵ３１からの
信号３１ａでセットすることによる。また、図４におい
て、４１はホスト２１側からのシリアルデータをパラレ
ルデータに変換するＳ／Ｐレジスタ、４２はそのパラレ
ルデータを周辺部の読み取り動作に合わせて保持するラ
ッチ、４３，４４はラッチパルスとシリアルデータ入力
とによりラッチ４２のセット／リセットを行うための論
理ゲートである。このような構成により、図２に示した
スレーブ２２側では、シリアルデータ入力とラッチパル
スを論理ゲート４３，４４でゲートして、それらが共に
Ｌレベルの場合、内部リセットを発生させる。それ以外
は、内部リセットは発生せず、通常のシリアルデータ入
力からラッチ動作を行う。
図２のスレーブ側の構成図である。図３において、３１
は装置全体の制御を行うマイクロ・プロセッサ・ユニッ
ト（ＭＰＵ）、３２は周辺部にデータを転送する際、パ
ラレルデータをシリアルデータに変換するためのＰ／Ｓ
レジスタ、３３はシリアルデータを出力する際の同期を
とるためのＤ型フリップフロップ、３４は内部リセット
とＭＰＵ３１からの信号３１ａとを入力する負論理の論
理ゲートである。このような構成により、図２に示した
ホスト２１側では、内部リセットが入ると、論理ゲート
３４によりラッチパルスはＬレベルとなる。また、シリ
アルデータ出力もフリップフロップ３３のクリアでＬレ
ベルとなる。一方、通常動作（リセット解除）では、ラ
ッチ時、ラッチパルスはＬレべルとなる。また、シリア
ルデータ出力は、そのタイミングでＨレベルを保証され
る。これは、フリップフロップ３３をＭＰＵ３１からの
信号３１ａでセットすることによる。また、図４におい
て、４１はホスト２１側からのシリアルデータをパラレ
ルデータに変換するＳ／Ｐレジスタ、４２はそのパラレ
ルデータを周辺部の読み取り動作に合わせて保持するラ
ッチ、４３，４４はラッチパルスとシリアルデータ入力
とによりラッチ４２のセット／リセットを行うための論
理ゲートである。このような構成により、図２に示した
スレーブ２２側では、シリアルデータ入力とラッチパル
スを論理ゲート４３，４４でゲートして、それらが共に
Ｌレベルの場合、内部リセットを発生させる。それ以外
は、内部リセットは発生せず、通常のシリアルデータ入
力からラッチ動作を行う。
【０００８】従って、本実施例のシリアルインタフェー
スにおける各信号のタイミングは図１のようになる。図
１は、本発明の一実施例におけるシリアルインタフェー
ス制御方法を示すタイミングチャートである。本実施例
によれば、図１に示すように、スレーブ側へのリセット
時、論理ゲートによってラッチパルスはＬレベルとな
り、シリアルデータは内部リセット信号により同様にＬ
レベルとなる。そして、パラレルデータをラッチするタ
イミングで、ラッチパルスはＬレベルとなり、シリアル
データ出力はＤ型フリップフロップをセットすることに
よりＨレベルに保証される。従って、シリアルデータと
ラッチパルスの信号線でリセットすることができ、リセ
ット用信号線は不要となる。
スにおける各信号のタイミングは図１のようになる。図
１は、本発明の一実施例におけるシリアルインタフェー
ス制御方法を示すタイミングチャートである。本実施例
によれば、図１に示すように、スレーブ側へのリセット
時、論理ゲートによってラッチパルスはＬレベルとな
り、シリアルデータは内部リセット信号により同様にＬ
レベルとなる。そして、パラレルデータをラッチするタ
イミングで、ラッチパルスはＬレベルとなり、シリアル
データ出力はＤ型フリップフロップをセットすることに
よりＨレベルに保証される。従って、シリアルデータと
ラッチパルスの信号線でリセットすることができ、リセ
ット用信号線は不要となる。
【０００９】
【発明の効果】本発明によれば、リセットを通常使用す
るシリアルデータとラッチパルスで行うため、リセット
信号が不要となり、信号線およびケーブル本数を削減し
たり、パワーオンリセット回路を省くことができる。従
って、装置のコストダウンをはかることができる。
るシリアルデータとラッチパルスで行うため、リセット
信号が不要となり、信号線およびケーブル本数を削減し
たり、パワーオンリセット回路を省くことができる。従
って、装置のコストダウンをはかることができる。
【００１０】
【図１】本発明の一実施例におけるシリアルインタフェ
ース制御方法を示すタイミングチャートである。
ース制御方法を示すタイミングチャートである。
【図２】本発明の一実施例におけるファクシミリ装置の
インタフェース部を示す説明図である。
インタフェース部を示す説明図である。
【図３】図２のホスト側の構成図である。
【図４】図２のスレーブ側の構成図である。
２１ ホスト ２２ スレーブ ３１ マイクロ・プロセッサ・ユニット（ＭＰＵ） ３１ａ ＭＰＵ３１の信号 ３２ Ｐ／Ｓレジスタ ３３ Ｄ型フリップフロップ ３４ 論理ゲート ４１ Ｓ／Ｐレジスタ ４２ ラッチ ４３ 論理ゲート ４４ 論理ゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/00 - 1/00 108 G06F 5/00 G06F 13/00 351 - 357 G06F 13/38 350 H04L 13/00 - 13/18
Claims (1)
- 【請求項１】 少なくともシリアルデータ信号線とラッ
チパルス信号線の各信号線を介して接続されたホスト側
装置とスレーブ側装置との間で前記ホスト側装置から出
力されたシリアルデータ信号をスレーブ側装置に転送
し、前記スレーブ側装置内で前記シリアルデータ信号を
パラレルデータ信号に変換してラッチ手段にラッチし、
あるいはラッチ手段にラッチされたパラレルデータ信号
をリセットするインタフェース装置であって、 前記ホスト側装置は、マイクロプロセッサユニットから
の信号に基づいて第１のシリアルデータ信号を発生する
一方、内部リセット信号に基づいて前記第１のシリアル
データ信号とは相補的な第２のシリアルデータ信号を発
生し、前記第１または第２のシリアルデータ信号を前記
シリアルデータ信号線に出力するシリアルデータ信号発
生手段と、 前記マイクロプロセッサユニットからの信号及び前記内
部リセット信号に基づいてラッチパルス信号を発生して
前記ラッチパルス信号線に出力するラッチパルス発生手
段とを有し、 前記スレーブ側装置は、前記シリアルデータ信号線から
入力された前記第１または第２のシリアルデータ信号を
パラレルデータに変換するシリアル・パラレル変換手段
と、 前記シリアルデータ信号線から入力された前記第１のシ
リアルデータ信号と前記ラッチパルス信号線から入力さ
れたラッチパルス信号とに基づいて前記シリアル・パラ
レル変換手段で変換されたパラレルデータ信号をラッチ
する一方、前記シリアルデータ信号線から入力された前
記第２のシリアルデータ信号と前記ラッチパルス信号線
から入力されたラッチパルス信号とに基づいてラッチさ
れたパラレルデータ信号をリセットするラッチ手段とを
備えたことを特徴とするインタフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03046040A JP3125310B2 (ja) | 1991-02-19 | 1991-02-19 | インタフェース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03046040A JP3125310B2 (ja) | 1991-02-19 | 1991-02-19 | インタフェース装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264871A JPH04264871A (ja) | 1992-09-21 |
| JP3125310B2 true JP3125310B2 (ja) | 2001-01-15 |
Family
ID=12735919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03046040A Expired - Fee Related JP3125310B2 (ja) | 1991-02-19 | 1991-02-19 | インタフェース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125310B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943911B1 (en) | 1999-05-20 | 2005-09-13 | Toshiba Tec Kabushiki Kaisha | Driving control apparatus and driving control method |
-
1991
- 1991-02-19 JP JP03046040A patent/JP3125310B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04264871A (ja) | 1992-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |