KR910004805B1 - 독립 클록으로 각각 구동되는 2개의 데이타 처리장치 사이에서 데이타를 전달하는 방법과 장치 - Google Patents

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Abstract

내용 없음.

Description

[발명의 명칭]
독립 클록으로 각각 구동되는 2개의 데이타 처리장치 사이에서 데이타를 전달하는 방법과 장치
[도면의 간단한 설명]
제 1 도는 본 발명이 적용되는 인터페이스를 형성하는 2개의 협동하는 데이타 처리장치를 개략적으로 나타내는 도면.
제 2 도는 각자의 클록을 갖고 있는, 종전 방식으로 인터페이스를 가로질러 서로 협동하는 2개의 장치를 나타내는 도면.
제 3 도는 제 2 도에 따른 장치들의 기능의 펄스도표.
제 4 도는 본 발명의 원리에 따라 동작하는 장치를 나타내는 도면.
제 5 도는 제 4 도에 따른 장치의 기능의 펄스도표.
[발명의 상세한 설명]
[기술분야]
본 발명은 제1독립 클록을 갖는 송신기와 제2독립 클록을 갖는 수신기 사이에 송신기 레지스터로부터 수신기 레지스터까지 데이타워드를 병렬형태로 전달하는 방법에 관한 것이며, 또한 그 방법을 시행하기 위한 장치에 관한 것이다.
[배경기술]
크고 작은 디지탈 시스템에서는 독립 클록으로 구동되는 장치들 사이에 정보를 전달할 필요가 있다. 이런 정보는 예를들어, 에러카운터를 스텝(step)시키라는 명령, 메모리로 엔트리(entry)하라는 요청, 또는 8비트 병렬레이타를 송신기와 독립된 클록에 의해 구동되는 주변장치로 전송하라는 명령을 나타낼 수 있다. 수신기의 디스크는 병렬형태로 얻어진 데이타를 PCM 장치내에서 PCM 데이타로서 링크하기 위한 직렬데이타로 변환하는 것과 같은 것이 될 수 있다. 예를들어, 실제 경우에 송신기측에서 5MHz 클록을 가진 장치는 수신기측에서 2MHz 클록을 가진 장치와 협동하게 된다.
송신기와 수신기 사이의 인터페이스에서 곤란한 문제가 발생하는 것은 특히, 이 두 장치가 동기논리에 의해 구동될 때, 즉, 카운터, 레지스터, 플립플롭등에 포함된 메모리 유니트들에서의 모든 상태변화가 장치자체의 시스템클록으로 일어날 때이다.
위에 설명한 경우들에서 가장 간단한 전달방법은 수신기측의 데이타정보가 송신기측으로부터 오는 기록펄스의 도움으로 레지스터에 공급되게 하는 것이다. 이 펄스는 그것이 꼭 수신기측 클록주기 만큼 길도록 수신기측의 클록주파수에 적합하게 되어야 한다. 이것은 클록주파수들이 서로 독립적으로 변경될 수 없다는 것을 표시하며, 예를들어, 수신측 클록주파수를 낮추면 즉, 클록주기를 그 길이의 두배로 연장하게 되면 송신기측으로 부터의 기록펄스를 변화시켜야 하고, 따라서 송신기측 부품들을 교체할 필요가 생긴다.
[발명의 개시]
지금 설명한 문제점은 본 발명에 의해 제거되는데, 본 발명에 따르면 기록펄스가 수신기측에서 발생되고, 그 길이는 수신기측 클록주기에 의해 결정되므로 수신기측 클록주파수의 변경이 필요한 경우에는 송신측 클록주파수를 변경할 필요가 없다.
[본 발명의 최선 실시형태]
제 1 도는 본 발명이 적용된 장치의 블록선도이다. 컴퓨터(DA)는 버스장치(BU)를 통해 나머지 도시되지 않은 수단 및 제1인터페이스 장치(E1)와 통신하게 되어 있다. 인터페이스 장치(E1)는 8선라인을 경유하여 병렬데이타 워드들을 전달하기 위하여 수신기측에 있는 제2인터페이스 장치(E2)와 통신한다. 인터페이스장치(E2)는 데이타 워드들을 직렬형태로 PCM 장치에 보낸다. 인터페이스 장치(E1)과 (E2)는 각자의 클록신호(CL1)과 (CL2)에 의하여 구동된다.
제 2 도는 인터페이스 장치(E1)과 (E2)를 블록선도의 형태로 예시하는 것이며, 송신기측의 레지스터(REG1)는 8개의 플립플롭으로 구성되어 있는데, 이 레지스터에는 레지스터 플립플롭들의 입력들에 클록신호(CL1)의 낮은 상태로의 변환이 있는 것과 동시에 공급신호(LO1)가 나타날 때 입력들(IN1-8)을 경유하여, 8비트 정보워드가 공급될 수 있다. 클록펄스(CL1)에 의하여 구동되는 제어논리(COL)는 다음의 타스크를 갖는다: 가) 레지스터(REG1)에 정보워드를 써놓기 위한 공급신호(LO1)를 발생하며, 나) 라인(D1-D8)에서 병렬로 전달되는 데이타워드를 레지스터(REG2)에 써놓기 위해 인터페이스를 통해 수신기측으로 공급되는 기록신호(WR1)의 발생이다. 레지스터(REG2)로 부터의 2진수 값은, 병렬데이타를 PCM 장치까지 계속 전송하기 위하여 직렬데이타로 변환하는 논리장치(AL)로 전송된다.
이 상태들이 펄스도표(3a-3h)에 의하여 도시되어 있는데, 거기서 제 3a 도는 송신기측의 클록펄스(CL1)를 도시하며, 제 3b 도는 공급펄스(LO1)를 도시한다. 공급펄스(LO1)가 클록펄스(CL1)의 낮은 상태로의 변환과 동시에 일어날 때, 레지스터(REG1)의 입력(IN1-8)에 나타나는 2진수 값은 레지스터 플립플롭들에 써 넣어진다. 다음에 이들 값은, 라인(D1-8)에 나타나서 플립플롭회로 출력에서의 선행값은 제 3c 도에 따라 변경된다. 제 3d 도의 기록신호(WR1)는 동시에 제어논리(COL)의 출력에 나타나며, 수신기측(E2)으로 유도된다. 수신기 레지스터(REG2)는 송신기측으로부터 기록신호(WR1)(제 3d 도)를 얻고, 수신기측으로 부터는 클록신호(CL2)(제 3e 도)를 얻게 되며, 기록신호(WR1)의 길이는 클록신호(CL2)의 낮은 상태로의 변환이 기록신호(WR1)의 중단이전에 일어나도록 선택된다. 이러한 방법으로, 클록신호(CL2)의 낮은 상태로의 변환이 일어날 때, 레지스터(REG1)로 부터의 2진수 값은 라인(D1-8)을 경유하여 레지스터(REG2)로 이송되고, 이들 값은 논리장치(AL)로 더욱 전달되도록 레지스터(REG2)출력 (UT1-8)상에 나타나게 된다(제 3f 도).
이런 장치에 의해 클록펄스(CL2)의 변경은 없게 될 수 있다. 어떤 이유로 클록주기를 변경하여야 할 필요가 있다면, 가령, 제 3g 도에 도시된 대로 길이를 2배로 하여야 한다면 기록펄스(WR1)가 2배로 긴 클록펄스의 낮은 상태로의 변환이 발생(제 3g 도)하기 전에 정지되므로 전송이 이루어질 수 없다. 레지스터(REG2)에 의해 출력라인(D1-8)의 상태변화가 수신되어 클록(CL2)의 낮은 상태로의 변환시에 레지스터(REG2)의 출력(UT1-8)에 그것이 나타나게 되는 일은 없다(제 3h 도). 따라서, 유일한 가능성은 기록펄스(WR1)의 길이를 변경하는 것인데, 그것은 송신기측에 구조적인 변경을 가하지 않고는 이루어질 수 없다. 본 발명의 목적은 송신기측에서 어떤 구조적 교체없이 수신기측 클록주기의 변경을 가능하게 하는 것이다.
제 4 도는 본 발명의 해결책을 도시하고, 도시된 장치는 제 2 도에 따른 장치와 마찬가지로 송신측기(E1)의 레지스터(REG1)와 수신기측(E2)의 레지스터(REG2)를 포함하며, 그 레지스터들은 서로 8선라인을 경유하여 통신하고 있으며, 그들 각자의 클록신호(CL1) 및 (CL2)에 의하여 제어된다. 수신기측에 나타나는 기록신호는 송신기측의 기록신호에 종속되며, 또한 수신기측 클록신호에도 종속된다.
레지스터(REG1)의 출력(D1-8)은 제 2 도에 따른 장치들과 같은 방법으로 작동되며, 그들의 2진수 값은 클록신호(CL1)의 낮은 상태로의 변환과 동시에 일어나는 공급신호(LO1)(제 5a, 5b 도)에 의하여 변경된다. 상태신호(WR1)는 제1J-K 플립플롭(F1)의 Q출력에 나타난다(제 5c 도). 레지스터(REG2)로의 전송을 위한 조건은 기록신호와 클록신호(CL2)의 낮은 상태로의 변환이 동시에 일어나는 것이다. 본 발명에 따르면, 이런 기록신호(WR2)의 길이는 송신측 클록신호(CL1)와 독립되어 있으며, 논리회로의 도움을 받아 수신기측 클록에 의해서만 결정된다. 이 논리회로는 본 실시예에 따르면, D플립플롭(D2), 배타적 논리합 회로(X2) 및 JK-플립플롭(F2)으로 구성된다. 전송이 일어나지 않을 때 모든 이러한 플립플롭의 출력은 2개의 가능한 값중의 하나인 동일한 값을 가진다. F1플립플롭의 Q출력에 상태변화가 있어서 제 2의 선택적 값을 나타내었다면, 이는 상태신호(WR1)가 D플립플롭(D2)에 공급된 것을 표시하는 것인데, 이때 D플립플롭은 클록펄스(CL2)의 낮은 상태로의 변환시 그 Q출력에 같은 상태를 나타낸다(제 5f 도). 이러한 상태의 변화가 일어나자마자, 배타적 논리합 회로(X2)의 출력신호(WR2)(제 5h 도)는 그 회로(X2)에 대한 입력신호들이 순간적으로 서로 다를때(제 5f 도, 제 5g 도) 변하게 된다. 클록신호(CL2)의 뒤이은 낮은 상태로의 변환에 대하여 2진수 값들이 라인(D1-8)에서 레지스터(REG2)로 전송되어 레지스터(REG2)의 출력(UT1-8)에 나타나고, JK플립플롭(F2)의 Q출력상의 값은 변화되어 배타적 논리합회로(X2) 입력들의 신호들은 다시 한번 같게 되고, 결과적으로 신호(WR2)는 회로(X2)로부터 중단된다.
이러한 방법으로, 기록신호(WR2)는 중단 되었고 회로(F1),(D2),(X2)와 (F2)상의 출력들의 상태는 또다시 동일하게 된다. 이것은 레지스터(REG2)가 플립플롭(F1)의 Q출력에서의 새로운 상태변화에 의해 시작되는 다음 정보워드의 수신준비가 다 되어 있다는 것을 의미하는 것이다. 수신기측 클록주기를 변경하고자 하면, 가령, 그의 연장을 할 필요가 있다면, 송신기측에 대한 구조적 변경은 필요하지 않으며, 기록펄스(WR2)는 클록신호(CL2)의 주기길이에 자동적으로 맞추어지게 되어있다. 이것은 제 5 도의 우측부분에 도시되어 있으며, 거기서 클록펄스는 연장되어있다. 따라서, 이 경우에는 클록신호(CL2)의 낮은 상태로의 변환이 일어날 때 기록펄스(WR2)가 레지스터(REG2)의 플립플롭들을 개방하여 라인(D1-8)을 통해 2진수 정보를 수신하게 하는 식으로 신호(CL2)의 주기가 기록폭스(WR2)의 길이를 조절한다는 것을 알 수 있다. 이러한 방법으로 2개의 클록의 주기길이 사이의 완전 독립관계가 존재하고, 클록신호(CL2)의 주기시간만이 송신기측에서 수신기측으로 정보를 전달하는데 필요한 최소 시간을 결정한다.

Claims (2)

  1. 제 1 클록(CL1) 및 그와 독립된 제 2 클록(CL2)에 의해 각기 구동되는 송신기와 수신기 사이에서 수신기 레지스터를 기록신호로 동작시킴으로써 송신기 레지스터(REG1)로부터 수신기 레지스터(REG2)로 데이타워드들을 병렬형태로 전달하는 방법에 있어서, 2개의 일정한 값을 선택적으로 나타낼 수 있는 상태신호(WR1)가 송신기측에서 수신기측으로 가해지며, 가해진 신호의 상태가 전송이 시작되었을 때 송신기측으로부터 변화되고, 상기 상태신호가 수신기측의 클록신호와 함께 논리적으로 처리되어 가) 수신기측 클록신호의 변환기에 응답하여 기록신호(WR2)의 시작을 일으키고, 나) 수신기측 클록신호(CL2)의 변환에 의하여 상기 기록신호를 중단하는 것을 특징으로 하는 데이타 전달방법.
  2. 제 1 클록(CL1) 및 그와 독립된 제 2 클록(CL2)에 의해 각기 구동되는 송신기와 수신기 사이에서 수신기 레지스터를 기록신호로 동작시킴으로써 송신기 레지스터(REG1)로부터 수신기 레지스터(REG2)로 데이타워드들을 병렬형태로 전달하는 장치에 있어서, 송신기측에는 2개의 일정한 값을 선택적으로 나타낼 수 있는 상태신호(WR1)를 전송이 시작되었을 때 수신기측에 전송하는 제 1 논리회로(F1)를 설치하고, 수신기측에는 상태신호(WR1)의 변경과 수신기내의 클록신호(CL2)의 변환에 응답하여 기록신호(WR2)를 개시하고, 상기 기록 신호(WR2)를 수신기 레지스터(REG2)에 공급하여 상기 수신기 레지스터(REG2)를 동작시키는 제 2 논리회로 (D2,X2,F2)를 각각 설치하였으며, 이 제 2 논리회로(D2,X2,F2)는 클록신호(CL2)의 다음 변환이 발생한 후 기록신호(WR2)를 중단시키는 것을 특징으로 하는 데이타 전달장치.
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US (1) US4984194A (ko)
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GR (1) GR870453B (ko)
IE (1) IE59877B1 (ko)
MA (1) MA20951A1 (ko)
MX (1) MX173648B (ko)
NO (1) NO173578C (ko)
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