KR940008481B1

KR940008481B1 - 제어시스템의 인터럽트 회로

Info

Publication number: KR940008481B1
Application number: KR1019910017746A
Authority: KR
Inventors: 권영한; 한동희; 임동범; 한순석
Original assignee: 주식회사 삼보컴퓨터; 김종길
Priority date: 1991-10-10
Filing date: 1991-10-10
Publication date: 1994-09-15
Also published as: KR930008640A

Abstract

내용 없음.

Description

제어시스템의 인터럽트 회로

제1도는 제어시스템의 전체 구성도.

제2도는 주제어장치의 구성도.

제3도는 본 발명에 의한 인터럽트 회로의 구성도.

제4도는 본 발명에 의한 인터럽트 회로의 동작 타이밍도.

제5도는 인터럽트 신호를 이용한 데이타 처리 흐름도.

* 도면의 주요 부분에 대한 부호의 설명

1 : 주제어장치 2 : 컴퓨터

3a~3n : 종제어장치 4 : 전력선

7,15 : 버퍼 8,12,17 : 시프트레지스터

9 : 변복조기 10 : 필터

11: 디코더 13,16 : 래치

14,19 : 발진부 18 : 반송파 검출부

34,35,36,44 : D플립플록 37,38 : 인버터

39 : 3상태 버퍼 40,45 : 클럭분주기

본 발명은 인터럽트 회로에 관한 것으로, 특히 컴퓨터를 사용하는 제어시스템에서 컴퓨터가 제어데이타를 제어장치측에 전송한 후 제어장치측으로부터 동작상태 데이타가 입력되기 전까지의 대기시간에 다른 작업을 할 수 있도록 컴퓨터를 인터럽트 할 수 있는 제어시스템의 인터럽트 회로에 관한 것이다.

최근, 주제어장치와 종제어장치간에 제어데이타를 전송하는데 있어서 제어데이타 전송용 선로를 구시하지 않고 기존에 설치된 PLN(Power Line Network)을 사용하여 제어데이타를 전송하는 전력선 반송을 이용한 제어시스템이 공장 자동화와 사무자동화 분야에 도입되고 있다.

제1도는 전력선 반송을 이용한 제어시스템의 전체 구성도이다. 도면에서 알 수 있는 바와 같이, 제어시스템은 주제어장치(1), 컴퓨터(2) 및 복수개의 종제어장치(3a~3n)로 이루어져 있다. 주제어장치(1)에는 전력선(4)을 통해 복수의 종제어장치(3a~3n)가 접속되고, 주제어장치(1)에는 컴퓨터(2)가 접속되고, 종제어장치(3a~3n)의 각각에는 피제어장치(도면에 나타내지 않았음)가 접속된다. 주제어장치(1)는 컴퓨터(2)의 명령에 따라 컴퓨터(2)가 출력한 제어데이타를 복수의 종제어장치(3a~3n)으로 출력하고 복수의 종제어장치(3a~3n)는 주제어장치(1)로부터의 제어데이타에 따라 피제어장치를 제어한다. 종제어장치(3a~3n)의 각각은 피제어장치를 제어한 후 피제어장치의 동작 상태를 나타내는 동작상태 데이타를 전력선(4)을 통해 주제어장치(1)측으로 보내고, 주제어장치(1)는 종제어장치(3a~3n)로부터의 동작상태 데이타를 컴퓨터(2)측에 입력한다.

제2도는 주제어장치(1)의 구성도이다. 도면에서 알 수 있는 바와 같이 주제어장치는 송신부(5)와 수신부(6)로 이루어진다. 송신부(5)는 버퍼(7), 시프트레지스터(8), 변복조기(9), 필터(10), 디코더(11), 시프트레지스터(12), 래치(13) 및 발진부(14)로 이루어지고, 수신부(6)는 버퍼(15), 래치(16), 시프트레지스터(17), 반송파 검출부(18) 및 발진부(19)로 이루어진다. 송신부(5)의 버퍼(7)는 디코더(11)로부터의 신호에 따라 컴퓨터(2)의 데이타 버스로부터의 제어데이타를 받아들여 시프트레지스터(8),(12)측으로 출력한다. 시프트레지스터(8)는 디코더(11), 래티(13) 및 발진부(14)로부터의 신호에 따라 버퍼(7)로부터 입력된 제어테이타를 변복조기(9)측으로 출력한다. 변복조기(9)는 래치(13)로부터의 신호에 따라 시프트레지스터(8)로부터 공급된 제어데이타를 변조하여 필터(10)측에 출력하고, 전력선(4)으로부터 필터(10)를 통해 입력된 반송파를 복조하여 동작상태 데이타를 수신부(6)의 시프트레지스터(17)측에 출력한다. 필터(10)는 전력선(4)으로부터 입력되는 전류중에서 종제어장치가 보낸 반송파만을 통과시킨다. 디코더(11)는 컴퓨터(2)의 어드레스 버스에 접속되어 어드레스 버스로부터 입력되는 어드레스를 디코딩하여 그에 관한 신호를 송신부(5)의 버퍼(7), 시프트레지스터(8),(12), 래치(13), 수신부(6)의 버퍼(15) 및 시프트레지스터(17)측으로 출력한다. 래치(13)는 디코더(11)로부터의 신호를 시프트레지스터(8),(12), 변복조기(9) 및 발진부(14)측에 공급한다. 발진부(14)는 래치(13)로부터의 신호에 따라 클럭신호를 발생하여 시프트레지스터(8),(9)측에 공급한다.

수신부(6)의 시프트레지스터(17)는 변복조기(9)로부터 출력된 동작상태 데이타를 받아 디코더(11)로부터의 신호와 발진부(19)로부터의 클럭신호에 따라 래치(16)측으로 출력한다. 래치(16)는 시프트레지스터(17)로부터의 동작상태 데이타를 발진부(19)로부터의 클럭신호에 따라 버퍼(15)측으로 출력한다. 버퍼(15)는 래치(16)로부터의 동작상태 데이타를 디코더(11)로부터의 신호에 따라 컴퓨터(2)의 데이타 버스측으로 출력한다. 반송파 검출부(18)는 전력선(4)으로부터 필터(10)를 통해 입력된 반송파를 검출하고 그 검출신호를 발진부(19)측에 공급한다. 발진부(19)는 반송파 검출부(18)로부터의 검출 신호에 따라 클럭신호를 발생하여 래치(16)와 시프트레지스터(17)측에 공급한다.

종래의 제어시스템에 있어서, 컴퓨터(2)는 종제어장치(3a~3n)로부터의 동작상태 데이타가 주제어장치(1)를 통해 입력되기 전까지 대기 상태로 있어야 하기 때문에, 컴퓨터(2)를 사용하여 다른 업무를 처리할 수 없는 문제점이 있었다.

본 발명은 상술한 바와 같은 문제점을 감안하여 안출한 것으로, 컴퓨터가 주제어장치를 통해 제어데이타를 송출한 후 종제어장치로부터의 동작상태 데이타가 주제어장치를 통해 입력되기 전까지의 시간에 다른 업무를 처리할 수 있도록 하기 위하여, 주제어장치가 종제어장치측에 제어데이타를 송신했을때와 동작상태 데이타가 주제어장치에 완전히 도달했을때 자동으로 컴퓨터를 인터럽트 할 수 있는 인터럽트 회로를 제공하는데 목적이 있다.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제3도는 본 발명에 의한 인터럽트 회로의 구성도이고, 제4도는 제3도에 나타낸 인터럽트 회로의 동작타이밍도이다. 제3도에 나타낸 바와 같이, 본 발명에 의한 인터럽트 회로는 D플립플롭(34,35,36,44), 인버터(37,38), 3상태 버퍼(39), 클럭분주기(40,45), 복수의 저항(R1~R8)들 및 복수의 콘덴서(C1~C5)들로 연결 구성된다. D플립플롬(34)은 데이타 입력단(D)에 제어데이타를 입력하기 위한 단자(30)가 접속되고, 클럭입력단(C)에는 클럭펄스를 입력하기 위한 단자(31)가 접속되고, 클리어단(CL)에는 하이레벨 전압(+5V)이 공급되고, 프리세트단(PR)에는 하이레벨 전압(+5V)이 공급되며, 출력단은 D 플립플롭(36)의 데이타 입력단 (D)에 접속된다. D플립플롭(35)은 데이타 입력단(D)에 하이레벨 전압(+5V)이 공급되고, 클럭입력단(C)에 클럭펄스를 입력하기 위한 단자(33)가 접속되고, 프리세트단 (PR)에는 하이레벨 전압(+5V)이 공급되고, 클리어단 (CL)은 저항(R2),(R3)의 접속점과 콘덴서(C2)를 통해서 클럭분주기(40)의 출력단(O)에 접속되고, 출력단은 D플립플롭(36)의 클럭입력단(C)과 클럭분주기(40)의 리세트단(RST)에 접속된다. D플립플롭(36)의 출력단은 인버터(37)의 입력단과 3상태 버퍼(39)의 제어단에 접속되고, 인버터(37)의 출력단은 저항(R1) 및 콘덴서(C1)의 일단을 통해 인버터(38)의 입력단에 접속된다. 인버터(38)의 출력단은 D플립플롭(36)의 클리어단(CL)에 접속된다. D플립플롭(36)의 프리세트단(PR)은 저항(R7),(R8)의 접속점과 콘덴서(C5)를 통해 D플립플롭(44)의 출력단(Q)에 접속된다.

D플립플롭(44)의 데이타 입력단(D)에는 제2도의 반송파 검출부(18)로부터 출력된 신호를 입력하기 위한 입력단자(42)가 접속되고, 제2도의 반송파 검출부(18)로부터 출력된 신호를 입력하기 위한 입력단자(43)은 저항(R4)와 병렬접속된 콘덴서(C3)를 통해 D플립플롭(44)의 클럭입력단(C)에 접속된다. 클럭분주기(45)의 리세트단(RST)은 D플립플롭(44)의 출력단에 접속되고, 클럭분주기(45)의 출력단( Q')은 콘덴서(C4)와 저항(R5),(R6)의 접속점을 통해 D플립플롭(44)의 클리어단(CL)에 접속된다.

주제어장치(1)가 제어데이타를 송신했을때 인터럽트하기 위해서는 컴퓨터(2)로부터 출력되어 제2도의 시프트레지스터(8),(12)에 저장되었다가 시프트레지스터(8)에서 출력되는 제4도의 (B)에 빗금으로 나타낸 바와 같은 제어데이타의 특정 비트를 인터럽트 회로의 입력단자(30)에 입력하고, 제2도의 디코더(11)로부터 출력되는 제4도의 (A)와 같은 n번째의 어드레스 디코딩 신호를 인터럽트 회로의 단자(31)과 입력단자(33)에 입력한다. 이때, 단자(31)에 n번째의 어드레스 디코딩 신호가 클럭펄스로서 공급되면 입력단자(30)에 입력된 제어데이타의 특정비트는 D플립플롭(36)측으로 이동되고, 단자(33)에 n번째의 어드레스 디코딩 신호가 입력됨으로써 D플립플롭(35)의 출력단은 로우(low)상태의 신호를 클럭분주기(40)의 리세트단(RST)측으로 출력한다. 이에 따라, 클럭분주기(40)는 리세트되어 발진부(14)로부터 클럭 입력단자(41)에 입력되는 제4도의 (D)와 같은 클럭신호를 분주하여 제4도의 (E)와 같은 신호를 출력단(O)에 출력한다. 클럭분주기(40)의 출력단(O)으로부터 출력된 신호는 콘덴서(C2)와 저항(R2),(R3)에 의해 제 4도의 (F)와 같은 형태로 되어 D플립플롭(35)의 클리어단(CL)에 공급된다. 클럭분주기(40)로부터의 로우(low)상태 신호가 D플립플롭(35)의 클리어단(CL)에 입력되면, D플립플롭(35)은 클리어되어 출력단은 로우상태에서 하이(high)상태로 바뀌게 된다.

D플립플롭(35)의 출력단으로부터 출력된 하이상태 신호는 클럭분주기(40)의 리세트단(RST)과 D플립플롭(36)의 클럭입력단(C)에 공급된다. 클럭분주기(40)의 리세트단(RST)에 하이상태 신호가 공급됨으로써 클럭분주기(40)는 동작을 중지하고, D플립플롭(36)의 클럭입력단(c)에 하이상태 신호가 공급됨으로써 D플립플롭(36)은 D플립플롭(34)으로부터 이동된 제어데이타의 특정비트에 따른 로우상태 신호를 출력단를 통해 인버터(37)와 3상태 버퍼(39)측으로 출력한다. D플립플롭(36)의 출력단으로부터 출력된 로우상태 신호는 인버터(37)에 의해 반전되어 저항(R1)을 통해 인버터(38)측에 공급되고, 인버터(38)에 입력된 신호는 다시 반전되어 D플립플롭(36)의 클리어단(CL)에 공급됨으로써 D플립플롭(36)은 클리어 된다. D플립플롭(36)의 출력단으로부터 3상태 버퍼(39)측에 로우상태 신호가 공급될때, 3상태 버퍼(39)는 출력단자(47)를 통해 제4도의 (P)와 같은 인터럽트 신호를 출력한다. 출력단자(4)로부터 출력된 인터럽트 신호가 컴퓨터(2)에 입력됨으로써 컴퓨터(2)는 제어데이타의 송신이 완료됐음을 알게 되고 다음 인터럽트 신호가 입력될 때까지 다른 업무를 처리한다.

종제어장치(3a~3n)로부터의 동작상태 데이타가 주제어장치(1)에 수신되었을때 컴퓨터(2)를 인터럽트 하기 위해서는 제2도의 반송파 검출부(18)가 출력한 제4도의 (G)와 같은 신호를 인터럽트 회로의 입력단자(42),(43)에 입력한다. 이때, 입력단자(42)에 입력된 신호는 D플립플롭(44)의 데이타 입력단(D)에 입력되고, 입력단자(43)에 입력된 신호는 저항(R4)과 콘덴서(C3)에 의해 제4도의 (H)와 같은 형태로 지연되어 D플립플롭(44)의 클럭입력단(C)에 클럭신호로서 입력된다.

D플립플롭(44)은 클럭신호가 입력됨에 따라 출력단를 통해 제4도의 (I)와 같은 신호를 출력하여 클럭분주기(45)를 리세트시키고, 클럭분주기(45)는 발진부(19)로부터 입력단자(46)에 입력된 제4도의 (J)와 같은 클럭신호를 분주하여 제4도의 (K)와 같은 신호를 출력단(O')에 출력한다. 클럭분주기(45)의 출력단(O')에서 출력된 신호가 콘덴서(C4)와 저항(R5),(R6)을 통해 제4도의 (L)과 같은 형태로 되어 D플립플롭(44)의 클리어단(CL)에 입력됨으로써 D플립플롭(44)은 클리어된다. D플립플롭(44)이 클리어됨으로써, D플립플롭(44)은 출력단(Q)를 통해 로우상태의 신호를 출력하고, D플립플롭(44)의 출력단(Q)에서 출력된 로우상태 신호는 D플립플롭(36)의 프리세트단(PR)측에 프리세트 신호로서 공급된다. D플립플롭(36)은 D플립플롭(44)으로부터 프리세트 신호가 입력됨에 따라 프리세트되어 출력단을 통해 로우상태의 신호를 출력한다. D플립플롭(36)의 출력단으로부터 출력된 로우상태의 신호는 인버터(37)와 3상태 버퍼(39)에 공급된다. D플립플롭(36)으로부터 인버터(37)의 입력단에 공급된 로우상태 신호는 제4도의 (M)과 같이 반전되어 인버터(37)로부터 출력된고, 인버터(37)에서 출력된 신호는 저항(R1) 및 콘덴서(C1)를 통해 제4도의 (N)과 같은 형태로 인버터(38)에 입력된다. 인버터(38)는 입력된 신호를 반전하여 제4도의 (O)와 같은 형태로 출력하고, 인버터(38)에서 출력된 신호가 D플립플롭(36)의 클리어단(CL)에 공급됨으로써 D플립플롭(36)은 클리어된다. D플립플롭(36)의 출력단으로부터 3상태 버퍼(39)측에 로우상태 신호가 공급될때, 3상태 버퍼(39)는 출력단자(47)를 통해 제4도의 (P)와 같은 인터럽트 신호를 출력한다. 출력단자(47)로부터 출력된 인터럽트 신호가 컴퓨터(2)에 입력됨으로써 컴퓨터(2)는 동작 상태 데이타의 수신이 완료되었음을 알게 되어 주제어장치(1)의 버퍼(15)에 있는 동작상태 데이타를 데이타 버스를 통해 읽어들인다.

제5도는 본 발명에 의한 인터럽트 회로가 적용된 제어시스템의 컴퓨터(2) 동작흐름도이다. 인터럽트 회로의 인터럽트 신호에 따라 컴퓨터를 운영하기 위해서는, 먼저 인터럽트 벡터 테이블(vector table)에 인터럽트 서비스 루틴(ISR ; interrupt service routine)을 설치하고(단계 50), 주제어장치(1)가 종제어장치(3a~3n)측으로 제어데이타를 송신했을 때 인터럽트 회로로부터 인터럽트 신호가 컴퓨터(2)에 입력되면 다른 업무를 처리한다(단계 51). 이때, 컴퓨터(2)는 종제어장치(3a~3n)로부터의 제어상태 데이타가 주제어장치(1)에 수신되지 않아(단계 52), 인터럽트 회로로부터 인터럽트 신호가 입력되지 않으면 계속하여 다른 업무를 처리한다(단계 53). 또한, 컴퓨터(2)는 종제어장치(3a~3n)로부터의 제어상태 데이타가 주제어장치(1)에 수신되어(단계 52), 인터럽트 회로로부터 인터럽트신호가 입력되면 주제어장치(1)의 버퍼(15)(제2도 참조)에서 종제어장치(3a~3n)로부터의 제어상태 데이타를 읽어들이고(단계 58), 종제어장치(3a~3n)측으로 송신할 제어데이타를 주제어장치(1)측에 출력한 후 수신한 동작상태 데이타를 처리하고(단계 59), 데이타 수신상태를 모니터에 표시한다(단계 54). 그후 컴퓨터(2)는 키보드를 통해 데이타가 입력되면(단계 55), 키보드로부터 입력된 데이타를 처리하고(단계56), 컴퓨터(2)에서의 데이타 처리 종료 여부에 따라(단계 57), 컴퓨터(2)의 동작을 종료하거나 동작을 계속한다.

이상 설명한 바와 같이 본 발명에 의한 인터럽트 회로는 주제어장치가 종제어장치측으로 제어데이타를 전송했을 경우와 주제어장치가 종제어장티로부터의 동작상태 데이타를 수신했을 경우에 인터럽트 신호를 컴퓨터측으로 출력하여 컴퓨터가 송수신 상태를 인지하게 함으로써, 컴퓨터가 송수신 데이타 처리를 하는 때를 제외한 나머지 시간은 다른 업무를 처리하게 할 수 있으므로 컴퓨터의 데이타 처리능률을 향상시킬 수 있게 된다.

Claims

복수개이 종제어장치(3a~3n)측에 제어데이타를 송신하고 상기 종제어장치(3a~3n)로부터의 제어상태데이타를 수신하는 주제어장치(1)와, 상기 주제어장치(1)측에 제어데이타를 출력하고 상기 주제어장치(1)로부터 제어상태 데이타를 공급받는 컴퓨터(2)를 구비하는 제어시스템에 있어서, 프리세트단(PR)에 하이레벨 전압을 인가받고 클리어단(CL)에 하이레벨 전압을 인가받으며, 상기 주제어장치(1)로부터 데이타 입력단(D)에 공급된 제어데이타의 소정비트를 상기 주제어장치(1)로부터 클럭입력단(C)에 공급된 소정번째의 어드레스 디코딩 신호에 따라 출력단을 통해 출력하는 제1D플립플롭(34) ; 프리세트단(PR)에 하이레벨 전압을 인가받고 데이타 입력단(D)에 하이레벨 전압을 인가받으며, 클리어단(CL)에 공급된 클리어신호와 클럭입력단(C)에 공급된 상기 소정번째의 어드레스 디코딩 신호에 따라 소정신호를 출력단을 통해 출력하는 제2D플립플롭(35) ; 상기 주제어장치(1)로부터 단자(41)를 통해 공급된 클럭신호를 상기 제2D플립플롭(35)의 출력단으로부터 리세트단(RST)에 공급된 소정신호에 따라 분주하여 출력단(O)을 통해 상기 제2D플립플롭(35)의 클리어단(CL)측에 클리어신호로서 공급하는 제1클럭분주기(40) ; 상기 제1D플립플롭(34)의 출력단으로부터 데이타 입력단(D)에 소정비트를 인가받고, 상기 제1D플립플롭(35)의 출력단으로부터 클럭입력단(C)에 소정 신호를 인가받고, 클리어단(CL)에 클리어신호를 인가받고, 프리세트단(PR)에 프리세트 신호를 인가받으며, 출력단을 통해 소정 신호를 출력하는 제3D플립플롭(36) ; 상기 제3D플립플롭(36)의 출력단으로부터 공급된 소정신호를 반전하는 제 1인버터(37); 상기 제1인버터(37)로부터 공급된 소정신호를 반전하여 상기 제3D플립플롭(36)의 클리어단(CL)측에 클리어신호로서 공급하는 제2인버터(38) ; 입력단이 접지되고, 상기 제3D플립플롭(36)의 출력단으로부터 제어단에 인가된 소정신호에 따라 상기 컴퓨터(2)측에 인터럽트 신호를 출력하는 3상태 버퍼(39) ; 상기 주제어장치(1)로부터 동작상태 데이타의 수신을 알리는 신호를 데이타 입력단(D)과 클럭입력단(C)에 인가받고, 클리어단(CL)에 클리어신호를 인가받으며, 출력단을 통해 상기 제3D플립플롭(36)의 프리세트단(PR)측에 프리세트신호를 출력하고, 출력단을 통해 리세트신호를 출력하는 제4D플립플롭(44) ; 상기 주제어장치(1)로부터 단자(46)를 통해 공급된 클럭신호를 상기 제4D플립플롭(44)의 출력단으로부터 공급된 리세트신호에 따라 분주하여 출력단(O')을 통해 상기 제4D플립플롭(44)의 클리어단(CL)측에 클리어신호로서 공급하는 제2클럭분주기(45)를 구비하는 것을 특징으로 하는 제어시스템의 인터럽트 회로.
제1항에 있어서, 상기 제1클럭분주기(40)의 출력단(O)과 제2D플립플롭(35)의 클리어단(CL) 사이에는 콘덴서(C2)가 직렬 접속됨과 동시에 저항(R2),(R3)이 병렬 접속되고, 상기 저항(R2)의 일단은 하이레벨 전압에 접속되고 상기 저항(R2)의 타단은 콘덴서(C2)의 일단과 상기 제2D플립플롭(35)의 클리어단(CL)에 접속되며, 상기 저항(R3)의 일단은 접지되고 상기 저항(R3)의 타단은 콘덴서(C2)의 일단과 상기 제2D플립플롭(35)의 클리어단(CL)에 접속되는 것을 특징으로 하는 제어시스템의 인터럽트 회로.
제1항에 있어서, 상기 제1인버터(37)의 출력단과 제2인버터(38)의 입력단 사이에는 저항(R1)이 직렬 접속됨과 동시에 콘덴서(C1)가 병렬접속되며, 상기 콘덴서(C1)의 일단은 접지되고 상기 콘덴서(C1)의 타단은 상기 저항(R1)의 일단과 상기 제2인버터(38)의 입력단에 접속되는 것을 특징으로 하는 제어시스템의 인터럽트 회로.
제1항에 있어서, 상기 제3D플립플롭(36)의 프리세트단(PR)과 상기 제4D플립플롭(44)의 출력단(Q)사이에는 콘덴서(C5)가 직렬 접속됨과 동시에 저항(R7),(R8)이 병렬 접속되고, 상기 저항(R7)의 일단은 하이레벨 전압에 접속되고 상기 저항(R7)의 타단은 콘덴서(C5)의 일단과 상기 제3D플립플롭(36)의 프리세트단(PR)에 접속되면, 상기 저항(R8)의 일단은 접지되고 상기 저항(R8)의 타단은 콘덴서(C5)의 일단과 상기 제3D플립플롭(36)의 프리세트단(PR)에 접속되는 것을 특징으로 하는 제어시스템의 인터럽트 회로.
제1항에 있어서, 상기 제2클럭분주기(45)의 출력단(O')과 제4D플립플롭(44)의 클리어단(CL) 사이에는 콘덴서(C4)가 직렬 접속됨과 동시에 저항(R5),(R6)이 병렬 접속되고, 상기 저항(R5)의 일단은 하이레벨 전압에 접속되고 상기 저항(R5)의 타단은 콘덴서(C4)의 일단과 상기 제4D플립플롭(44)의 클리어단(CL)에 접속되며, 상기 저항(R6)의 일단은 접지되고 상기 저항(R6)의 타단은 콘덴서(C4)의 일단과 상기 제4D플립플롭(44)의 클리어단(CL)에 접속되는 것을 특징으로 하는 제어시스템의 인터럽트 회로.
제1항에 있어서, 상기 제4D플립플롭(44)의 클럭입력단(C)에는 저항(R4)이 직렬 접속됨과 동시에 콘덴서(C3)가 병렬 접속되며, 상기 콘덴서(C3)의 일단은 접지되고, 상기 콘덴서(C3)의 타단은 저항(R4)의 일단과 상기 제4D플립플롭(44)의 클럭입력단(C)에 접속되는 것을 특징으로 하는 제어시스템의 인터럽트 회로.