NO173578B - Fremgangsmaate og apparat for overfoering av data mellom todatabehandlingsutrustinger som hver drives av en uavhengig klokke - Google Patents
Fremgangsmaate og apparat for overfoering av data mellom todatabehandlingsutrustinger som hver drives av en uavhengig klokke Download PDFInfo
- Publication number
- NO173578B NO173578B NO87875168A NO875168A NO173578B NO 173578 B NO173578 B NO 173578B NO 87875168 A NO87875168 A NO 87875168A NO 875168 A NO875168 A NO 875168A NO 173578 B NO173578 B NO 173578B
- Authority
- NO
- Norway
- Prior art keywords
- signal
- receiver
- clock
- register
- state
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 5
- 230000005540 biological transmission Effects 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims 1
- 230000004913 activation Effects 0.000 claims 1
- 108700012361 REG2 Proteins 0.000 description 12
- 101150108637 REG2 gene Proteins 0.000 description 12
- 101100120298 Rattus norvegicus Flot1 gene Proteins 0.000 description 12
- 101100412403 Rattus norvegicus Reg3b gene Proteins 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 108700012364 REG1 Proteins 0.000 description 4
- 101000581803 Homo sapiens Lithostathine-1-beta Proteins 0.000 description 1
- 102100027338 Lithostathine-1-beta Human genes 0.000 description 1
- 101001044053 Mus musculus Lithostathine-1 Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 210000000056 organ Anatomy 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Computer And Data Communications (AREA)
- Time-Division Multiplex Systems (AREA)
Description
TEKNISK OMRÅDE
Den foreliggende oppfinnelse vedrører en fremgangsmåte for overføring av dataord i parallell-form fra et senderregister til et mottagerregister mellom senderutrustning med en første uavhengig klokke, og mottagerutrustning med en annen uavhengig klokke. Oppfinnelsen vedrører også et apparat for utførelse av fremgangsmåten.
TEKNIKKENS STILLING
1 såvel store som små digitalsystemer foreligger der et behov for overføring av informasjon mellom enheter som blir drevet av uavhengige klokker. Denne informasjon kan f.eks. innebære en kommando for utførelse av et trinn i en feilteller, en forespørsel for å få tilgang til et lager, eller overføre 8-biter parallelldata til en perifer utrustning som drives av en klokke uavhengig av over-føringsenheten. Formålet for opptagerenheten kan gå ut på å omforme de data som mottas i parallell-form til seriedata for innlemmelse som PCM-data i et PCM-system. Ved et praktisk tilfelle kan f.eks. en utrustning med en 5 MHz klokke på sendersiden samvirke med utrustning som har en 2 MHz klokke på mottagersiden.
Der vil opptre vanskeligheter ved grensesnittet mellom sender- og mottagerutrustningen, spesielt når begge utrustninger blir drevet ved hjelp av synkron-logikk, dvs. når alle tilstandsendringer i lagerenhetene som er innlemmet i teller, register, vipper, etc, finner sted med utrust-ningens egen systemklokke.
Den enkleste fremgangsmåte for overføring i de tilfeller som er omtalt, går ut på at datainformasjon på mottagersiden blir ført inn i et register ved hjelp av en skrivepuls som kommer fra sendersiden. Denne puls må være tilpasset klokkefrekvensen på mottagersiden, slik at den er akkurat så lang som klokkeperioden på mottagersiden. Det innebærer at klokkefrekvensene ikke kan endres uavhengig av hverandre. Dersom man senker klokkefrekvensen på mottagersiden, dvs. strekker ut klokkeperioden til dobbelt lengde, vil dette f.eks. resultere i behovet for endring av skrivepulsen fra sendersiden på en tilsvarende måte, noe som på sin side resulterer i nødvendigheten for endring av senderside-komponentene.
omtale: av o<pp>finnelsen.
Den ulempe som nettopp er omtalt, kan elimineres ved hjelp av oppfinnelsen, idet det ikke er nødvendig å endre senderside-klokkefrekvensen dersom en endring av mottagerside-klokkefrekvensen blir nødvendig, fordi skrivepulsen blir fremskaffet på mottagersiden, og pulsens lengde blir bestemt av mottagerside-klokkeperioden.
Oppfinnelsen er kjennetegnet ved de definisjoner som inn-går i de vedføyde patentkrav.
KORT OMTALE AV TEGNINGSFIGURENE.
Den foreliggende oppfinnelse vil nå bli beskrevet i de-talj i det følgende ved hjelp av en utførelsesform under henvisning til de vedføyde tegningsfigurer. Figur 1 viser skjematisk to samvirkende databehandlings-enheter, idet oppfinnelsen finner anvendelse ved grensesnittet mellom disse enheter. Figir 2 viser to enheter med sine egne klokker, idet de to enheter samvirker med hverandre via et grensesnitt på en vanlig måte. Figur 3 er et pulsdiagram for virkemåten for apparatet i henhold til figur 2. Figur 4 viser et apparat som virker i henhold til opp-finnelsens prinsipp. Figur 5 viser pulsdiagrammet over funksjonene ved apparat-
et i henhold til figur 4.
FORETRUKNE UTFØRELSESFORMER.
På figur 1 er der vist et blokkdiagram over et system hvor den foreliggende oppfinnelse kommer til anvendelse. En da-tamaskin DA står i forbindelse med øvrige ikke viste or-ganer og en første grensesnittenhet El via en buss-system BU. Grensesnittenheten El står i kommunikasjon via en 8-trådslinje med en annen grensesnittenhet E2 på mottagersiden for overføring av parallelle dataord.. Mottager-enheten E2 sender dataord i serieform til et PCM-system. Grensesnittenhetene El og E2 blir hver drevet av deres res-pektive klokkesignaler, henholdsvis CL1 og CL2.
Figur 2 anskueliggjør grensesnittenhetene El og E2 i form av blokkdiagrammer. Et register REG 1 på sendersiden er
bygget opp av 8 vipper som kan tilføres et 8-biter informasjonsord via inngangene IN 1-8 når der samtidig opptrer et matesignal LOI samtidig med den nedadgående flanke på klokkesignalet CLl på inngangen til register-vippene. En sty-relogikk COL som drives av klokkepulsene CLl har til opp-gave a) å fremskaffe matesignalet LOI for innskrivning av in-formasjonsordet i registeret REGL, b) å fremskaffe et skrivesignal WR1, som via grensesnittet blir matet til mottagersiden for innskrivning i registeret
REG2, det dataord som er overført i parallell på linjene D1-D8. Binærverdiene fra REG2 blir overført til en logikk-enhet AL som omformer parallell-data til serie-data for ytterligere overføring av disse til PCM-systemet.
Forholdene blir belyst ved hjelp av pulsdiagrammene 3a-3h, idet figur 3a anskueliggjør klokkepulsene CLl på sendersiden, og figur 3b anskueliggjør matepulsen LOI. Når matepulsen LOI opptrer samtidig med den nedadgående flanke på klokkepulsen CLl, vil de binær-verdier som opptrer på inngangene IN1-8 til registeret REGI, bli skrevet inn i registervippene. Disse verdier vil deretter opptre på linjene Dl-8, slik at den tidligere verdi på vippeut-gagnene blir endret i henhold til figur 3c. Skrivesignalet WR1 på figur 3d vil samtidig opptre på inngangen til styre-logikkenheten COL og blir ført til mottagersiden E2. Mottagerregisteret REG2 mottar skrivesignalet WR1 (figur 3d) fra sendersiden, såvel som klokkesignalet CL2 (figur 3e) fra mottagersiden, og lengden av skrivesignalet WR1 blir
valgt slik at den nedadgående flanke på klokkesignalet vil opptre før skrivesignalet WR1 opphører. På denne måte vil de binære verdier fra REGI, når den nedadgående flanke på klokkesignalet CL2 opptrer, bli overført til REG2 via linjene Dl-8, og disse verdier vil opptre på REG2-utgangene Ut 1-8 for videre overføring til logikkenheten AL.
Dette arrangement tillater at der ikke forekommer noen endring av klokkepulsen CL2. Dersom det skulle være nødvendig å endre klokkeperioden av en eller annen grunn, f.eks. til det dobbelte av den lengde som er vist på figur 3, kan
overføringen ikke utføres, fordi skrivepulsen WR1 ville
. opphøre før den nedadgående flanke på denne dobbelt så lange klokkepuls ville opptre (figur 3g). Ingen endring av tilstanden på utgangene Dl-8 ville bli mottatt (figur 3h) av REG2, enn si opptre på utgangene U1-U8 fra samme ved opptreden av den avtagende flanke på klokkesignalet CL2. Den eneste mulighet er således å endre lengden på skrivepulsen WRl, som ikke kan gjøres uten nødvendige konstruksjonsmessige endringer på sendersiden. Hensikten med oppfinnelsen er å muliggjøre endring av mottagerside-klokkeperioden, uten noen konstruksjonsmessige endringer på sendersiden.
Figur 4 anskueliggjør løsningen i henhold til oppfinnelsen, idet det der viste apparat omfatter på samme måte som apparatet i henhold til figur 2, et register REGI på sendersiden El og et register REG2 på mottagersiden E2, idet regist-rene står i forbindelse med hverandre via en 8-tråds linje, og blir styrt ved hjelp av deres individuelle klokkesignaler, henholdsvis CLl og CL2. Skrivesignalet som vil opptre på mottagersiden, vil være avhengig av skrivesignalet på sendersiden og også av mottagerside-klokkesignalet. Utgangene Dl-8 fra REGI blir påvirket på samme måte som ved apparatet i henhold til figur 2, og deres binær-verdier blir endret ved matesignalet LOI som opptrer samtidig med den nedadgående flanke (figur 5a, 5b) på klokkesignalet CLl. Et tilstandssignal WR1 vil opptre på Q-utgangen fra en første J-K-vippe Fl (figur 5c). Betingelsen for over-føring til REG2 er at både et skrivesignal og den nedadgående flanke på klokkesignalet CL2 opptrer samtidig. I henhold til oppfinnelsen vil lengden av skrivesignalet WR2 være uavhengig av senderside-klokkesignalet CLl, og blir ene og alene bestemt av mottagerside-klokken ved hjelp av en logikk-krets. Denne logikk-krets omfatter
i henhold til den foreliggende utførelsesform, en D-vippe D2, en EKSLUSIV-ELLER-krets X2 og en JK-vippe F2. Dersom ingen overføring finner sted, vil utgangene fra alle disse vipper ha samme verdi, som er den ene av to mulige verdier. Når der foreligger en endring i tilstanden på
Q-utgangen fra Fl-vippen, dvs. den har antatt en annen al-ternativ verdi, innebærer det at tilstandssignalet WR1 blir ført til D-vippen D2, som oppnår den samme tilstand på sin Q-utgang (figur 5f) ved opptreden av den nedadgående flanke på klokkepulsen CL2. Med en gang denne endring i tilstand har funnet sted, vil ut-signalet WR2 (figur 5h) fra EKSKLUSIV-ELLER-kretsen X2 bli endret når innsignalet til kretsen X2 i øyeblikket er forskjellige (figur 5f, 5g). For den neste påfølgende nedadgående flanke på klokkesignalet CL2 blir binær-verdiene overført på linjene Dl-8 til REG2 og fremkommer på utgangene UT-8 fra REG2, og ver-dien på Q-utgangen fra kretsen F2 blir endret, hvorved signalene på X2-krets-inngangene på nytt blir de samme, og følgelig vil signalet WR2 opphøre fra kretsen X2. På denne måte er skrivesignalet WR2 blitt avbrutt, og tilstanden for utgangene fra kretsene Fl, D2, X2 og F2 blir på nytt like. Det innebærer at REG2 er klar for mottagning av det neste informasjonsord som blir startet ved en ny endring av tilstanden på Q-utgangen fra kretsen Fl. Dersom det er ønsket å endre mottagerside-klokkeperioden, f.eks. for å gjøre en utvidelse av denne, er det ikke nødvendig med noen konstruktiv endring på sendersiden, og skrivepulsen WR2 vil automatisk bli justert til periodelengden for klokkesignalet CL2. Dette er vist til høyre på figur 5, hvor klokkepulsen er blitt utvidet. Slik det fremgår, vil periodelengden av signalene CL2 i dette tilfelle re-gulere lengden av skrivepulsen WR2 på en slik måte at skrivepulsen WR2 åpner vippene i registeret REG2 for mot-tagelse av binær-informasjon via trådene D1-D8 når den nedadgående flanke på klokkepulsen CL2 opptrer. På denne måte foreligger der fullstendig uavhengighet med hensyn til relasjonen mellom periodelengdene for de to klokker, og bare periodetiden for klokkesignalet CL2 vil bestemme den minimale tid som er nødvendig for overføring av informasjon fra sendersiden til mottagersiden.
Claims (2)
1 . Fremgangsmåte for overføring av dataord i parallell form fra et senderregister (REG1) til et mottagerregister (REG2) mellom sender- og mottagerutstyr, som respektivt drives av en første (CL1) og en annen (CL2) uavhengig klokke, ved aktivisering av mottagerregisteret med et skrivesignal (WR2),
karakterisert ved at et tilstandssignal (WR1) som kan innta to alternative bestemte verdier, påtrykkes fra sendersiden til mottagersiden, idet tilstanden av det påtrykte signal blir endret fra sendersiden ved starten av overføringen, samtidig som tilstandssignalet blir behandlet ved hjelp av logikk sammen med mottagerside-klokkesignalet, for a) å oppnå starten av skrivesignalet (WR2) som reaksjon på en flanke hos mottager-klokkesignalet etter en endring av tilstanden hos tilstandssignalet (WR1), og b) å avbryte skrivesignalet ved den neste flanke, en periode senere, hos mottagerside-klokkesignalet (CL2).
2. Apparat for overføring av dataord i parallell-form fra et senderregister (REG1) til et mottagerregister (REG2) mellom sender- og mottagerutrustninger som henholdsvis drives av en første (CL1) og en annen (CL2) uavhengig klokke ved aktivisering av mottagerregisteret med et skrivesignal i henhold til krav 1, karakterisert ved at sendertiden innbefatter en første logikk-krets (F1) som overfører et tilstandssignal (WR1) ved starten av overføringen til mottagersiden, idet signalet (WR1) blir gjort istand til å innta to alternative bestemte verdier, samtidig som mottagersiden innbefatter en annen logikk-krets (D2, X2, F2) som påvirkes ved endringen av tilstandssignalet (WR1) og ved klokkesignalet i mottageren, slik at som reaksjon på en flanke hos dette klokkesignal etter en endring av tilstanden hos tilstandssignalet (WR1), vil der bli startet et skrivesignal (WR2), idet dette signal blir ført til mottagerregisteret (REG2) for påvirkning av dette ved opptreden av en flanke hos et annet klokkesignal (CL2), samtidig som den annen logikk-krets (D2, X2, F2) da vil avbryte skrivesignalet ved den følgende flanke, en periode senere, hos klokkesignalet.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE8601801A SE452937B (sv) | 1986-04-18 | 1986-04-18 | Sett och anordning for att overfora data mellan tva datautrustningar som drivs av var sin oberoende klocka |
PCT/SE1987/000108 WO1987006413A1 (en) | 1986-04-18 | 1987-03-05 | Method and apparatus for transferring data between two data processing equipments each driven by an independent clock |
Publications (4)
Publication Number | Publication Date |
---|---|
NO875168L NO875168L (no) | 1987-12-10 |
NO875168D0 NO875168D0 (no) | 1987-12-10 |
NO173578B true NO173578B (no) | 1993-09-20 |
NO173578C NO173578C (no) | 1993-12-29 |
Family
ID=20364262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
NO875168A NO173578C (no) | 1986-04-18 | 1987-12-10 | Fremgangsmaate og apparat for overfoering av data mellom to databehandlingsutrustinger som hver drives av en uavhengig klokke |
Country Status (20)
Country | Link |
---|---|
US (1) | US4984194A (no) |
EP (1) | EP0265480B1 (no) |
KR (1) | KR910004805B1 (no) |
AR (1) | AR241341A1 (no) |
AU (1) | AU592641B2 (no) |
BR (1) | BR8707272A (no) |
CA (1) | CA1279729C (no) |
DE (1) | DE3768199D1 (no) |
DK (1) | DK166897B1 (no) |
EG (1) | EG19769A (no) |
ES (1) | ES2003040A6 (no) |
FI (1) | FI85926C (no) |
GR (1) | GR870453B (no) |
IE (1) | IE59877B1 (no) |
MA (1) | MA20951A1 (no) |
MX (1) | MX173648B (no) |
NO (1) | NO173578C (no) |
SE (1) | SE452937B (no) |
WO (1) | WO1987006413A1 (no) |
YU (1) | YU46996B (no) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5008904A (en) * | 1989-07-24 | 1991-04-16 | Hewlett-Packard Co. | Synchronizer using clock phase extrapolation |
EP0574598A1 (de) * | 1992-06-13 | 1993-12-22 | International Business Machines Corporation | Datenpufferspeicher |
US5357613A (en) * | 1992-09-16 | 1994-10-18 | Texas Instruments Incorporated | Time-domain boundary buffer method and apparatus |
JP3490131B2 (ja) * | 1994-01-21 | 2004-01-26 | 株式会社ルネサステクノロジ | データ転送制御方法、データプロセッサ及びデータ処理システム |
JPH0856274A (ja) * | 1994-06-06 | 1996-02-27 | Ricoh Co Ltd | 画像形成装置の通信回路 |
GB2384409B (en) * | 2002-01-16 | 2005-05-11 | Thomson Licensing Sa | Method and arrangement for correcting data |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6016664B2 (ja) * | 1977-10-28 | 1985-04-26 | 豊田工機株式会社 | デ−タ転送装置 |
US4463443A (en) * | 1979-07-24 | 1984-07-31 | The United States Of America As Represented By The Secretary Of The Air Force | Data buffer apparatus between subsystems which operate at differing or varying data rates |
FR2476880A1 (fr) * | 1980-02-27 | 1981-08-28 | Ibm France | Procede et dispositif pour multiplexer un signal de donnees et plusieurs signaux secondaires, procede et dispositif de demultiplexage associes, et emetteur-recepteur d'interface en faisant application |
DE3247834A1 (de) * | 1982-12-23 | 1984-06-28 | Siemens AG, 1000 Berlin und 8000 München | Schaltkreis-baustein |
US4607348A (en) * | 1983-02-28 | 1986-08-19 | Burroughs Corporation | Transfer rate control system from tape peripheral to buffer memory of peripheral controller |
US4621341A (en) * | 1984-08-24 | 1986-11-04 | Advanced Micro Devices, Inc. | Method and apparatus for transferring data in parallel from a smaller to a larger register |
-
1986
- 1986-04-18 SE SE8601801A patent/SE452937B/sv not_active IP Right Cessation
-
1987
- 1987-03-05 WO PCT/SE1987/000108 patent/WO1987006413A1/en active IP Right Grant
- 1987-03-05 AU AU72880/87A patent/AU592641B2/en not_active Ceased
- 1987-03-05 US US07/137,440 patent/US4984194A/en not_active Expired - Lifetime
- 1987-03-05 DE DE8787902795T patent/DE3768199D1/de not_active Expired - Lifetime
- 1987-03-05 BR BR8707272A patent/BR8707272A/pt not_active IP Right Cessation
- 1987-03-05 EP EP87902795A patent/EP0265480B1/en not_active Expired - Lifetime
- 1987-03-05 KR KR1019870701170A patent/KR910004805B1/ko not_active IP Right Cessation
- 1987-03-09 EG EG13587A patent/EG19769A/xx active
- 1987-03-13 IE IE66087A patent/IE59877B1/en not_active IP Right Cessation
- 1987-03-19 GR GR870453A patent/GR870453B/el unknown
- 1987-04-02 MX MX005865A patent/MX173648B/es unknown
- 1987-04-06 ES ES8700981A patent/ES2003040A6/es not_active Expired
- 1987-04-10 YU YU65987A patent/YU46996B/sh unknown
- 1987-04-14 CA CA000534675A patent/CA1279729C/en not_active Expired - Lifetime
- 1987-04-17 MA MA21189A patent/MA20951A1/fr unknown
- 1987-07-14 AR AR87307296A patent/AR241341A1/es active
- 1987-11-18 FI FI875089A patent/FI85926C/sv not_active IP Right Cessation
- 1987-12-10 NO NO875168A patent/NO173578C/no unknown
- 1987-12-17 DK DK666087A patent/DK166897B1/da not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
YU65987A (en) | 1990-06-30 |
KR910004805B1 (ko) | 1991-07-13 |
FI875089A0 (fi) | 1987-11-18 |
WO1987006413A1 (en) | 1987-10-22 |
AR241341A1 (es) | 1992-05-29 |
DK666087D0 (da) | 1987-12-17 |
NO875168L (no) | 1987-12-10 |
EP0265480B1 (en) | 1991-02-27 |
BR8707272A (pt) | 1988-04-19 |
DE3768199D1 (de) | 1991-04-04 |
AU7288087A (en) | 1987-11-09 |
SE452937B (sv) | 1987-12-21 |
NO875168D0 (no) | 1987-12-10 |
MA20951A1 (fr) | 1987-12-31 |
GR870453B (en) | 1987-03-26 |
YU46996B (sh) | 1994-11-15 |
DK666087A (da) | 1987-12-17 |
CA1279729C (en) | 1991-01-29 |
FI85926B (fi) | 1992-02-28 |
SE8601801L (sv) | 1987-10-19 |
US4984194A (en) | 1991-01-08 |
FI85926C (sv) | 1992-06-10 |
NO173578C (no) | 1993-12-29 |
MX173648B (es) | 1994-03-22 |
SE8601801D0 (sv) | 1986-04-18 |
DK166897B1 (da) | 1993-07-26 |
FI875089A (fi) | 1987-11-18 |
IE870660L (en) | 1987-10-18 |
KR880701503A (ko) | 1988-07-27 |
EP0265480A1 (en) | 1988-05-04 |
IE59877B1 (en) | 1994-04-20 |
ES2003040A6 (es) | 1988-10-01 |
EG19769A (en) | 1996-01-31 |
AU592641B2 (en) | 1990-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4451886A (en) | Bus extender circuitry for data transmission | |
US4390969A (en) | Asynchronous data transmission system with state variable memory and handshaking protocol circuits | |
US5416909A (en) | Input/output controller circuit using a single transceiver to serve multiple input/output ports and method therefor | |
NO173578B (no) | Fremgangsmaate og apparat for overfoering av data mellom todatabehandlingsutrustinger som hver drives av en uavhengig klokke | |
CA1281415C (en) | Electronic cash register system | |
US4827398A (en) | Process for interconnecting microprocessors | |
GB1581838A (en) | I/o bus transceiver for a data processing system | |
EP0534030B1 (en) | A frame transfer device for a fixed format frame transmission network | |
JPH05300113A (ja) | シェルフ構成におけるカード間通信方式 | |
KR100266963B1 (ko) | 전송되는 패킷을 오버래핑하여 인터페이스의 대기시간을 감소시키는 방법 및 장치 | |
JPS5992653A (ja) | デ−タ伝送装置 | |
GB2254455A (en) | Dedicated "time bus" for real time clock. | |
JPS61270952A (ja) | デ−タ伝送方式 | |
SU1381568A1 (ru) | Устройство дл передачи и приема цифровой информации | |
JPH04223733A (ja) | シリアル通信システム | |
JPH03222543A (ja) | バス転送応答方法 | |
JPH11145298A (ja) | Lsiの機能ブロック間におけるデータ送受信システム | |
JPH06266656A (ja) | バス通信装置 | |
JPH08186619A (ja) | 無瞬断二重化切替方式 | |
JPH01199255A (ja) | 情報処理システム | |
JPH0581173A (ja) | システムバス間ステータス情報転送装置 | |
JPH09205469A (ja) | データ通信システム及びデータ通信方法 | |
JPS59142661A (ja) | デユアルタイプの演算処理装置 | |
JP2000067011A (ja) | マスタ・スレーブシステム | |
JPH02257208A (ja) | インターフェース装置 |