SE452937B - Sett och anordning for att overfora data mellan tva datautrustningar som drivs av var sin oberoende klocka - Google Patents

Description

452 937 10 15 2D 25 REDOGÖRELSE F ÖR UPPFINNINGEN Genom uppfinningen elimineras nämnda olägenhet och man behöver inte ändra sändarsidans klockfrekvens om en ändring av mottagarsidans klockfrekvens blir nödvändig, beroende pa att skrivpulsen alstras pa mottagarsidan och dess längd bestäms av mottagarsidans kiockperiod.

Uppfinningen är kännetecknad som framgar av patentkraven.

FIGURBESKRIVNING Uppfinningen förklaras närmare härnedan med hjälp av ett utföringsexempel under hänvisning till bifogad ritning, pa vilken fig 1 visar schematiskt tva samarbetande databehandlingsenheter, vid vilkas gränssnitt uppfinningen kommer att tillämpas, fig 2 visar tva enheter som har olika egna klockor och vilka samarbetar med varandra över ett gränssnitt pa konventionellt sätt, fig 3 visar pulsdiagram över funktionen av anordningen enl fig 2, fig 4 visar en anordning som arbetar enl uppfinningens princip och fig 5 visar puladiagram över funk- tionen av anordningen enl fig 4.

FÖREDRAGEN UTFÖRINGSFORM Fig 1 visar ett blookschema över ett system där uppfinningen tillämpas. Med DA betecknas en dator som över ett bussystem BU star i förbindelse med övriga inte visade organ och med en första gränssnittsenhet El. Denna star över en°8- trads ledning i förbindelse med en andra gränssnittsenhet E2 pa mottagatrsidan för att överföra parallella dataord. Mottagarenheten E2 sänder dataord i serieform till ett PCM-system. Gränssnittsenheterna El och EZ drivs med var sin klocksignal CLl resp CL2.

Fig 2 visar gränssnittsenheterna El och EZ i form av ett blockschema. Med REG l betecknas ett register pa sändarsidan uppbyggd av B vippor som kan laddas med ett H-bits informationsord över ingangarna IN 1-8 när en laddningssignal LOl uppträder samtidigt med klocksignalens CLl nedgaende flank pa register- vippornas ingångar. Med COL betcknas en kontrollogik som drivs av klock- pulserna CLl och har för uppgift att dels alstra laddningssignalen LOl för 10 15 20 25 30 452 937 inskrivning av informationsordet i registret REGl, dels alstra en skrivsignal WRl som över gränssnittet matas till mottagarsidan för att till registret REGZ inskriva det över ledningarna Dl-B parallellöverföra dataordet. Med AL beteck- nas en logik, till vilken de binära värdena från REG2 överförs och som omvandlar parallelldata till seriedata för vidare befordran till PCM-systemt.

Förhållandena belyses genom pulsdiagrammen 3a-3h: fig Ja visar klockpulserna CLl på sändarsidan och 3b visar laddningspulsen LOl. När laddningspulsen LOl uppträder samtidigt som klockpulsens CLl nedåtgående flank sker en inskriv- ning av de på registrets REG 1 ingångar lNl-8 uppträdande binära värdena till registrets vippor. Dessa värden uppträder då på ledningarna Dl-B, så att det tidigare värdet på vippornas utgångar förändras enl fig 3c. Samtidigt uppträder skrivsignalen WRl enl fig 3d på kontrollogikens CDL utgång och ledes till mottagarsidan E2. Mottagningsregistret REGZ erhåller såväl skrivsignalen WR1 (fig 3d) från sändarsidan som klocksignalen CLZ (fig Se) från mottagarsidan och skrivsignalens WRl längd är vald på sådant sätt, att klocksignalens nedgående flank skall uppträda innan skrivsignalen WRl upphör. På detta sätt överförs vid uppträdandet av klocksignalens CLZ nedåtgående flank de binära värdena från REGl till REG2 över ledningarna Dl-8 och dessa värden kommer att uppträda på REGZ utgångarna Ut 1-8 för vidarebefordran till logiken AL.

Denna anordning möjliggör inte någon ändring av klockpulsen CL2. Om man av någon anledning skulle bli tvungen att ändra klockperiden exempelvis till den dubbla längden som fig 3g visar, kan inte överföringen utföras då skrivpulsen WRl skulle upphöra innan den nedåtgående flanken i den dubbelt så långa klockpulsen uppträder (fig 39). Någon tillståndsändring på utgångarna Dl-B skulle inte tas emot (fig Sh) av REG 2 och uppträda på REG 2 utgångarna Ul-8 vid uppträdandet av klocksignalens CLZ nedåtgående flank. Den enda möjlig- heten är således att ändra skrivpulsens WRl längd, vilket inte kan ske utan nödvändiga konstruktiva ändringar på sändarsidan. Ändamålet med uppfinningen är att möjliggöra ändring av mottagarsidans klockperiod utan någon konstruktiv ändring på sändarsidan.

Fig 4 visar lösningen enl uppf. Anordningen innehåller på samma sätt som anordningen enl fig 2 ett register REG 1 på sändarsidan El och ett register REG 2 på motrtagarsidan EZ, vilka över en 8-trådig ledning står i förbindelse med varandra och styrs av var sin klocksignal CLl resp CL2. Skrivsignalen som 10 15 2D 25 30 35 452 937 kommer att uppträda pa mottagarsidan blir i detta fall utom skrivsignalen pa sändarsidan även beroende av mottagarsidans klocksignal. REG 1 utgangar D 1- 8 paverkas på samma sätt som vid anordningen enl fig 2 och deras binära värden ändras genom att laddnigssignalen LOl uppträder samtidigt med klocksignalens CLl nedgaende flank (fig Sa, Bb). En tillstandssignal WRl uppträder pa Gl- utgangen av en första J-K vippa Fl (fig Se). Villkoret för överföringen till REGZ är, att bade en skrivsignal och den nedåtgående delen av klocksignalen CL2 uppträder samtidigt. Enligt uppfinningen är längden av denna skrivsignal WR2 oberoende av sändarsidans klocksignal CLl och bestäms endast av mottagar- sidan klocka med hjälp av en logikkrets. Denna logikkrets bestar enl utförings- exemplet av en D vippa D2, en EXKLUSlV-ELLER krets X2 och en JK~vippa FZ.

När ingen överföring sker har utgangarna hos samtliga dessa vippor indentiska värden som är det ena av tva möjliga värden. När pa Fl vippans Gl utgang har uppstatt en tillstandsändring dvs den har intagit ett andra alternativt värde, innebär detta att tillstandsignalen WR1 matas till D-vippan D2 vilken vid uppträdandet av kloekpulsens CL2 nedatgaende flank erhaller samma tillstànd pa sin Gl-utgang (fig Sf). Sa snart denna tillståndsändring inträffat ändras EXKLUSlV-ELLER kretsens X2 utgangssignal WR2 (fig Sh), da ingangssignalerna till kretsen X2 för ögonblicket är olika (fig Sf, 5g). Vid nästföljande nedat- gaende flank av klocksignalen CL2 överförs de binära värdena pa ledningarna Dl-8 till REG 2 och uppträder pa REG 2 utgangarnaUTi-R samt ändras värdet pa kretsens FZ G-utgang varigenom signalerna pa X2 kretsens ingangar ater blir lika och följaktligen upphör signalen WR2 fran kretsen X2. Härigenom har skrivsignalen WR2 avbrutits och tillståndet pa kretsarna Fl, D2, X2 och F2 utgångar ater är identiskt. Detta innebär att REG 2 är beredd för mottagning av nästa informationsord vilket inledes med en ny tillstandsändring pa kretsens Fl utgang G. Om man önskar förändra mottagarsidans klockperiod, exempelvis utföra en förlängning behöver man inte göra nagon konstruktiv ändring pa sändarsidan utan skrivpulsen WR2 kommer att anpassas automatiskt till mot- tagarsidans klockperiodlängd CL2. Detta visas i den högra delen av fig 5 där klockpulsen har förlängts. Som det framgar kommer även i detta fall klock- signalerna CL2 periodlängd att reglera skrivpulsens WR2 längd pa sådant sätt, att vid klockpulsens CL2 nedåtgående flank skrivpulsen WR2 öppnar registrets REGZ vippor för mottagning av binär information över tradarna Dl-B. Man blir pa detta sätt helt oberoende av förhallandet mellan de tva klockornas period- längder och endast klocksignalens CL2 periodtid kommer att bestämma den 452 937 minimala tid som är nödvändig för att överföra informationen fran sändarsídan till mottagarsídan.

Claims (2)

10 10 452 957 6 PATENTKRAV

1. Sätt att mellan en sändande och en mottagande utrustning, vilka drivs av en första (CLI) resp en andra (CLZ) oberoende klocka, överföra dataord i parallell form från ett sândningsregister (REG 1) till ett mottagningsregister (REG 2) genom att med en skrivsignal aktivera mottagningsregistret, känne- tecknat därav att en tíllstandssignal (WRl) som kan inta tvâ alternativa bestämda värden pàtryckes från sändarsidan till mottagarsidan, tillståndet hos den pàtryckta signalen förändras från sändarsidan vid pabörjandet av sänd- ningen, tillständssignalen behandlas logiskt tillsammans med mottagarsidans klocksignal dels för att erhalla begynnelsen av skrivsignalen (WR2) i beroende av en flank i mottagarens klocksignal och dels för att avbryta skrivsignalen med hjälp av en flank i mottagarsidans klocksignal (CL 2).

2. Anordning för att mellan en sändande och en mottagande utrustning, vilka drivs av en första (CLl) resp en andra (CLZ) oberoende klocka överföra dataord i parallellform från ett sändningsregister (REGl) till ett mottagningsregister (REGZ) genom att med en skrivsignal aktivera mottagningsregistret enl patent- krav 1, kännetecknad därav att sändarsidan omfattar en första logikkrets (Fl) som vid pabörjande av sändningen till mottagarsidan överför en tillstandssignal (WRl) som kan inta tva alternativa bestämda värden, varvid mottagarsidan omfattar en andra logikkrets (D2, X2, FZ) som pâverkas av ändringen hos tillständsignalen (WRI) och av klocksignalen i mottagaren, sä att i beroende av en flank i denna klocksignal en skrivsignal (WRZ) påbörjas som matas till mottagningsregistret (REG 2) för ett aktivera detta vid uppträdandet av den andra klocksignalens (CL2) ena flank, varvid den andra logikkretsen (D2, X2, F2) bryter skrivsignalen efter att en följande flank av klocksignalen har uppträtt.