KR20230062649A - 디지털 화폐용 계산 장치 및 계산 시스템 - Google Patents

Abstract

본 개시는 디지털 화폐용 계산 장치 및 계산 시스템에 관한 것이다. 계산 시스템은: 각각 제1 포트 및 제2 포트를 가지고, 제1 계산 장치 및 제2 계산 장치를 포함하는 복수의 계산 장치; 및 복수의 계산 장치를 직렬로 연결하는 신호 전송 경로를 포함하며, 각각의 계산 장치는 제1 포트 및 제2 포트를 통해 신호 전송 경로에 연결되고; 제1 계산 장치는 제1 포트 및 제2 포트 중 하나를 통해 신호 전송 경로로부터 제1 계산 장치의 어드레스에 특정된 신호를 로컬 저장 장치로 수신하고, 제1 계산 장치의 어드레스에 특정되지 않은 신호는 수신하지 않도록 구성되며; 제2 계산 장치는 제1 포트 및 제2 포트 중 하나를 통해 신호 전송 경로로부터 신호를 로컬 저장 장치로 수신하고, 제2 계산 장치의 어드레스에 특정되지 않은 신호 또는 상기 신호의 조정된 버전을 제1 포트 및 제2 포트 중 하나를 통해 신호 전송 경로로 포워딩한다.

Description

디지털 화폐용 계산 장치 및 계산 시스템

본 출원은 2020년 9월 11일 제출된 중국 특허 출원 제202010955023.3의 우선권을 주장하며, 그 모든 내용은 인용으로 이에 포함된다.

본 개시는 디지털 화폐(예컨대, 비트코인, 라이트코인, 이더리움 및 그 밖의 디지털 화폐)용 계산 장치 및 계산 시스템에 관한 것이다.

최근 몇 년 간, 디지털 화폐에 대한 관심이 점점 증가하고 있다. 관련 분야에서, 개선된 디지털 화폐용 계산 장치 및 계산 시스템이 요구된다.

본 개시의 일 측면에 따르면, 각각 제1 포트와 제2 포트를 포함하며, 제1 계산 장치와 제2 계산 장치를 포함하는 복수의 계산 장치; 및 상기 복수의 계산 장치를 직렬로 연결하는 신호 전송 경로를 포함하며, 상기 계산 장치는 각각 제1 포트와 제2 포트를 경유하여 신호 전송 경로에 연결되고, 상기 제1 계산 장치는 상기 제1 포트와 제2 포트 중 하나를 통하여 신호 전송 장치로부터 제1 계산 장치의 어드레스에 대한 신호를 로컬 저장 장치로 수신하되, 제1 계산 장치의 어드레스에 대한 신호가 아닌 신호는 수신하지 않도록 구성되며; 상기 제2 계산 장치는 상기 제1 포트와 제2 포트 중 하나를 통하여 신호 전송 장치로부터 신호를 로컬 저장 장치로 수신하고, 제2 계산 장치의 어드레스에 대한 신호가 아닌 신호 또는 상기 신호의 조정된 버전을 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로 포워딩하도록 구성되는 디지털 화폐용 계산 시스템이 제공된다.

본 개시의 다른 일 측면에 따르면, 제1 포트 및 제2 포트; 상기 제1 포트 및 제2 포트 중 하나를 통하여 외부의 신호 전송 경로에 각각 연결되는 통신 모듈을 포함하며, 상기 계산 장치는 제1 작동 모드와 제2 작동 모드를 가지고, 제1 작동 모드에서, 상기 계산 장치는 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 상기 계산 장치의 어드레스에 대한 신호를 로컬 저장 장치로 수신하며, 계산 장치의 어드레스에 대한 신호가 아닌 신호는 수신하지 않도록 구성되고; 제2 작동 모드에서, 상기 계산 장치는 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 신호를 로컬 저장 장치로 수신하고, 상기 계산 장치의 어드레스에 대한 신호가 아닌 신호 또는 상기 신호의 조정된 버전을 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로 포워딩하도록 구성되는 디지털 화폐용 계산 장치가 제공된다.

이하 첨부된 도면을 참조하여 본 개시의 예시적 실시예를 상세히 설명하며, 이로써 본 개시의 다른 특징 및 장점들이 명확해질 것이다.

명세서의 일부를 구성하는 첨부 도면으로써 본 개시의 실시예를 기술하고, 이로써 본 명세서와 함께 본 개시의 원리를 설명할 것이다.
도면을 참조하여, 이하의 상세한 설명에 따라, 본 개시를 보다 분명하게 이해할 수 있을 것이다.
도 1은 디지털 화폐용 계산 장치를 도시한 도면이고;
도 2는 본 개시의 일 실시예에 따른 계산 칩을 도시한 개략적인 블록도이며;
도 3은 본 개시의 다른 일 실시예에 따른 계산 시스템을 도시한 예시적인 블록도이고;
도 4는 본 개시의 일 실시예에 따른 계산 칩을 도시한 개략적인 블록도이고; 그리고
도 5는 본 개시의 다른 일 실시예에 따른 계산 칩을 도시한 개략적인 블록도이다.
이하 설명된 실시 방식에서, 간혹 상이한 도면 간에 동일한 도면 부호를 사용하여 동일한 부분 또는 동일한 기능을 가지는 부분을 표시하는 경우가 있으므로, 이에 대한 중복 설명이 생략된다는 점에 주의하기 바란다. 본 명세서에서, 유사한 부호와 문자를 사용하여 유사한 항목을 표시하므로, 어느 한 항목이 한 도면에서 일단 정의되면, 이후의 도면에서는 이에 대해 추가적으로 논할 필요가 없다.
이해의 편의를 위해, 도면에서 도시된 각 구조의 위치, 크기 및 범위 등은 간혹 실제의 위치, 크기 및 범위 등을 나타내지는 않는다. 따라서, 개시된 발명은 도면 등에 개시된 위치, 크기 및 범위 등에 제한되지 않는다.

첨부의 도면을 참조하여 본 개시의 다양한 예시적 실시예를 자세히 기술한다. 달리 구체적으로 설명되지 않는 한, 이들 실시예에서 서술한 구성 요소들과 단계의 상대적인 배치, 수식 및 수치는 본 개시의 범위를 제한하지 않는 점에 주의하여야 한다. 또한, 당업자들에게 공지된 기술, 방법 및 기기에 대해서는 자세히 논하지 않을 수 있으나, 적합한 경우, 상기 기술, 방법 및 기기는 명세서의 일부로 간주될 것이다.

이하 적어도 하나의 예시적 실시예에 대한 기술은 설명을 위한 것일 뿐, 본 개시와 이의 적용 또는 사용에 대한 어떠한 제한도 하지 않음이 이해될 것이다. 또한, 이러한 예시적으로 기술된 임의의 구현 방식은 반드시 해당 방식이 다른 구현 방식보다 바람직하거나 이로움을 나타내지 않음 역시 이해될 것이다. 본 개시는 전술한 기술 분야, 배경 기술, 발명의 내용 또는 발명을 실시하기 위한 구체적인 내용에서 표현되거나 암시된 이론에 의해 한정되지 않는다.

또한, 단순히 참고 목적으로 이하 기술에서 특정한 용어를 사용할 수 있으며, 이는 본 개시를 한정하기 위한 의도가 아니다. 예컨대, 문맥상 명확하게 나타내지 않은 경우, 구조 또는 구성 요소에 대한 "제1", "제2" 등의 용어와 그 밖의 유사한 수사는 순서 또는 절차를 암시하지 않는다.

또한, "포함하다/포함되다"가 본문에서 사용되는 경우, 언급된 특징, 전체, 단계, 작동, 유닛 및/또는 어셈블리의 존재를 설명할 뿐, 하나 이상의 다른 특징, 전체, 단계, 작동, 유닛 및/또는 어셈블리 및/또는 이들의 조합의 존재 또는 추가를 배제하는 것은 아님이 이해될 것이다.

도 1은 디지털 화폐용 계산 시스템을 도시한 도면이다.

도 1에 도시된 바와 같이, 계산 시스템(100)은 제어 보드(101)와 계산 보드(103)를 포함한다. 제어 보드(101)는 복수의 계산 보드(103)들, 예컨대 도면에 도시된 계산 보드 1 내지 계산 보드 N과 연결되어 이를 제어할 수 있다. 계산 보드(103) 상에는 복수의 연산 칩(계산 칩이라고도 함)(105)이 위치할 수 있다. 칩(105)들은 신호 전송 경로(111)에 의하여 서로 연결될 수 있다. 신호 전송 경로는 버스일 수 있다.

바람직하게는, 칩(105)들은 서로 동일할 수 있다. 예컨대, 두 개의 칩(105)은 동일한 수신된 신호에 대하여 동일한 동작을 수행하도록 구성될 수 있다. 또는, 두 개의 칩(105)은, 동일한 알고리즘에 기반하여 각자 수신한 신호에 대해 계산을 수행하도록 구성될 수 있다. 또는, 두 개의 칩(105)은 각자 수신한 신호에 대하여, 동일한 가상 화폐용 알고리즘에 기반하여 계산을 수행하도록 구성될 수 있다.

계산 워크는 전체 네트워크를 통해 브로드캐스팅될 수 있다. 제어 보드와 계산 보드 사이, 계산 보드와 계산 칩 사이, 계산 칩과 계산 칩 사이에는 모두 통신이 요구된다. 제어 보드는 네트워크를 통해 브로드캐스팅된 계산 워크(work)를 획득할 수 있다. 제어 보드는 구체적인 계산 워크를 계산 보드/계산 칩으로 전송하고, 계산 보드/계산 칩은 계산 결과를 제어 보드로 피드백한다. 브로드캐스팅된 계산 워크는 구체적인 계산 워크와 직접적으로 동일하지는 않다. 제어 보드 내부에는 일반적으로 브로드캐스팅된 워크를 구체적인 계산 워크로 전환하는 계산 모듈(소프트웨어 계산 또는 하드웨어 가속)이 존재할 수 있다.

제어 보드는 계산이 필요한 워크(work)를 계산 칩, 예를 들어 제어 보드와 직접적 또는 간접적으로 연결된 계산 칩으로 전송할 수 있다. 계산 칩은 계산 결과를 제어 보드로 피드백할 수 있다.

일부 실시예에서, 제어 보드와 계산 보드(또는 계산 보드 상의 칩) 사이, 및 칩과 칩 사이는 직렬 인터페이스 또는 직렬 통신 프로토콜에 의해 통신을 수행할 수 있다. 예컨대, I2C, SPI, UART 등의 프로토콜에 의하여 통신을 수행할 수 있다.

I2C (Inter-integrated Circuit) 통신 프로토콜:

I2C 통신 프로토콜은 일종의 직렬 버스 방식이다. I2C 프로토콜(또는 프로토콜을 준수하는 인터페이스)은 두 개의 라인을 사용하여 전송을 수행한다. I2C는 직렬 데이터 버스(SDA: serial data)와 직렬 클럭 버스 (SCL: serial clock)의 두 개의 버스 라인만을 필요로 한다. I2C 프로토콜을 사용하는 통신 방식에서, 마스터-슬레이브 관계는 고정적이지 않다. 제어 보드와 칩에는 각각 상이한 어드레스가 분배되어야 한다. 제어 보드는 모든 계산 칩에 직접 브로드캐스팅을 수행할 수 있다. 각 계산 칩은 제어 보드에 정보를 보고할 수 있다.

SPI (Serial Peripheral Interface) 통신 프로토콜:

SPI 인터페이스 통신 프로토콜에 대한 입문 설명은 아래의 주소로부터 획득할 수 있다:

http://www.openpcba.com/web/contents/get?id=3750&tid=9

SPI 프로토콜은 주로 마스터-슬레이브 방식의 통신을 위한 것이다. 이 모드에서는 일반적으로 단 하나의 마스터와 하나 이상의 슬레이브가 존재한다. 표준적인 SPI 통신에는 네 개의 라인이 사용되는데, 이는 각각 SSEL(셋톱박스, SCS로도 표기함), SCLK(클럭, SCK로도 표기함), MOSI(마스터 출력/슬레이브 입력(Master Output/Slave Input) 및 MISO(마스터 입력/슬레이브 출력(Master Input/Slave Output)이다.

SSEL: 슬레이브 장치로부터의 셋톱박스 활성화 신호.슬레이브 장치가 로우 레벨에서 활성화된 경우, 해당 핀이 풀다운된 후, 슬레이브 장치가 선택될 수 있고, 마스터는 이 선택된 슬레이브 장치와 통신을 수행한다.

SCLK: 클럭 신호로서, 마스터에 의해 생성되며, I2C 통신의 SCL과 다소 유사하다.

MOSI: 마스터가 슬레이브 장치에 명령어 또는 데이터를 발송하는 채널이다.

MISO: 마스터가 슬레이브 장치의 상태 또는 데이터를 독출하는 채널이다.

어떤 경우에는, 3라인 SPI 또는 2라인 SPI를 이용하여 통신을 수행할 수도 있다.

I2C 프로토콜을 사용하는 통신 당사자 간의 관계는 비대칭이거나 동등하지 않은 관계이다. 일반적으로, 제어 보드만이 통신 및 쿼리를 개시할 수 있다. 예컨대, 제어 보드는 브로드캐스팅을 개시할 수 있다.

UART (Universal Synchronous/Asynchronous Receiver/Transmitter) 통신 프로토콜:

UART 통신 프로토콜에 대한 입문 설명은 아래의 주소로부터 획득될 수 있다:

https://blog.csdn.net/CLL_caicai/article/details/107460075

UART 통신 프로토콜은 전 이중 직렬 통신 방법으로, 그 인터페이스는 일반적으로 데이터 전송기, 데이터 수신기, 클럭 생성기의 세 부분을 포함한다.

UART는 두 개의 데이터 라인을 사용하는데, TX는 데이터가 최하위 비트로부터 최상위 비트로 직렬로 전송되는 데이터 전송 라인이고; TR은 최하위 비트로부터 최상위 비트로 직렬로 수신되는 데이터 수신 라인이다.

UART 프로토콜의 통신 당사자는, 어떤 당사자라도 통신을 개시할 수 있다. 제어 보드는 모든 칩에 브로드캐스팅을 수행할 수 있고, 칩들은 정보를 송수신할 수 있다. 제어 보드와 계산 보드(또는 계산 보드 상의 칩들) 사이, 및 칩과 칩 사이에는, 비동기식 통신이 적용되며, 신호 라인이 모니터링된다.

계산 보드 상의 칩들은 서로 직렬 연결되어 동일한 역할을 하도록 구성될 수 있다. 그러나, 칩의 개수가 증가함에 따라, 직렬 버스 상에서 전송되는 신호, 예컨대 제어 보드에 의해 전송되는 브로드캐스트 신호는 직렬 버스 상의 과도한 부하 때문에 열악한 품질의 통신 신호로 이용되고 전송률/효율 이 낮아진다.

도 2는 본 개시의 일 실시예에 따른 계산 칩을 도시한 개략적인 블록도이다.

도 2에 도시된 바와 같이, 칩(200)은 직렬 통신 방식, 예컨대 I2C, SPI, UART 중 하나를 사용한다. 칩(200)은 직렬 통신 버스(211), 예컨대 I2C, SPI, UART 중 하나에 연결된 통신 모듈(201)을 포함할 수 있다. 버스(211)로부터 예컨대 명령어와 같은, 그러나 이에 제한되지는 않는 신호를 수신할 수 있고; 통신 모듈(201)을 통해 신호가 버스로 전송될 수도 있다. 통신 모듈(201)은 하나 이상의 포트를 포함할 수 있다. 여기서, 상기 포트는 I2C 인터페이스, SPI 인터페이스 또는 UART 인터페이스 등으로 구현될 수 있다.

칩(200)은 상기 통신 모듈(201)에 연결되어 수신된 신호(예컨대 명령어)를 파싱하는 파싱기 및 송수신 모듈(203)을 더 포함할 수 있다. 일 실시예에서, 명령어는 어드레스, 독출 및 기입 명령어, 및 데이터 중 하나 이상을 포함할 수 있다. 그러나 본 개시가 이에 제한되는 것은 아니다. 파싱기 및 송수신 모듈(203)은 명령어의 목표 어드레스가 관련 주소 또는 주소 범위와 매칭하는지 판단하기 위해 명령어를 파싱하여 상기 명령어가 칩에 특정된 것인지 판단할 수 있다. 상기 명령어가 칩에 특정된 것인 경우, 모듈(203)은 상기 명령어를 로컬 위치, 예컨대 칩의 저장 장치(207)에 저장할 수 있다.

도 2에 도시된 실시예에서, 레지스터 0 내지 N(N은 자연수)이 도시되었으며, 이는 저장 장치(207)로 사용된다. 본 개시가 이에 제한되는 것은 아니다.

그러나 만약 상기 명령어가 상기 칩(200)에 특정된 것이 아닌 경우, 예컨대, 명령어의 목표 어드레스와 칩의 어드레스 또는 어드레스 범위가 매치되지 않는 경우, 파싱기 및 송수신 모듈은 명령어를 로컬 위치로 수신하지 않는다. 통신 모듈(201)은 상기 명령어를 예컨대 다음 칩으로 직접 전송한다.

칩(200)은 수신된 신호에 기반하여 연산을 수행하기 위한 연산 모듈(205)을 더 포함할 수 있다. 그러나 이는 예시이고, 이에 제한되지는 않으며, 연산 모듈은 수신한 명령어 내의 데이터에 기반하여 해시(HASH) 계산을 수행할 수 있다.

본 실시예에 따르면, 이러한 신호 전송은 상호작용 시간과 지연 시간이 짧으며, 제어 보드로부터의 신호는 각 칩에 직접 도달할 수 있다. 그러나, 이의 단점은, 신호 로드(load)가 크다는 것과, 신호 전송 거리가 먼 경우(예컨대, 여러 단계의 칩을 경유), 그 형상이 왜곡될 수 있다는 것이다. 전송의 안정성과 속도가 저하될 수 있다. 따라서, 상기 실시예는 칩의 개수가 비교적 적은 경우에 사용하기에 적절하고, 그러한 경우 유의미한 장점을 나타낸다.

도 3은 본 개시의 다른 일 실시예에 따른 계산 시스템을 도시한 개략적인 블록도이다.

도 3에 도시된 바와 같이, 계산 시스템(300)은 제어 보드(301)와 계산 보드(303)를 포함한다. 제어 보드(301)는 복수의 계산 보드(303), 예컨대 도면에 도시된 계산 보드 1 내지 계산 보드 N과 연결되어 이를 제어할 수 있다. 계산 보드(303) 상에는 복수의 연산 칩(계산 칩이라고도 함)(305)이 위치할 수 있다. 칩들(305)은 신호 전송 경로(311)를 통하여 서로 연결될 수 있다. 신호 전송 경로(311)는 I2C, SPI 또는 UART 등의 직렬 버스일 수 있다.

본 실시예에서, 계산 칩(305) 중 일부는 포워딩 칩, 예컨대 도면에 도시된 포워딩 칩(3051)으로 구성된다. 다른 칩들은 3053으로 표시된다. 포워딩 칩(3051)은 신호 전송 경로(311)로부터 로컬 저장 장치로 신호를 수신하고, 포워딩 칩의 주소에 특정된 것이 아닌 신호 또는 상기 신호의 수정된 버전을 신호 전송 경로(11)로 포워딩하도록 구성될 수 있다. 예컨대, 포워딩 칩(3051)은 신호 전송 경로를 경유하는 제어 보드로부터의 신호를 완전히 수신 및 저장한 다음 이를 다운스트림으로 전송할 수 있다.한편, 포워딩 칩(3051)은 다운스트림 칩으로부터 전송되는 신호를 완전히 수신 및 저장하고 이를 업스트림(제어 보드를 향하는 방향)으로 전송할 수도 있다.

앞서 설명한, 다른 칩(3053)들은 각각 신호 전송 경로(311)로부터 칩의 주소에 특정된 신호를 로컬 저장 장치로 수신하고, 칩의 주소에 특정된 것이 아닌 신호를 수신하지 않도록 구성될 수 있다.

일 실시예에서, 칩(3053)과 칩(3051)은 서로 동일한 구성요소를 포함할 수 있으나, 칩(3053)과 칩(3051)의 동일한 구성 요소 중 일부는 다르게 구성될 수 있다. 이에 대해서는 이후 보다 자세히 설명하기로 한다.

포워딩 칩을 경유한 신호는 재저장, 전송 및 선택적인 추가 정형을 거쳐, 그 품질이 개선 또는 회복될 수 있다.

일 실시예에서, 계산 보드 상의 칩(305)들은 동일한 구조를 가지며, 일부 칩들은 포워딩 칩으로 선택적으로 구성될 수 있고, 다른 칩들은 포워딩 기능을 가지지 않을 수 있다. 예컨대, 비트 코인 마이너 소프트웨어를 이용함으로써, 특정 수의 간격마다 칩을 포워딩 칩으로 구성할 수 있다.

칩의 설정 변경이 가능하게 설계하는 방식에 의해, 신호의 품질을 확보할 수 있고, 실시간 신호 전송의 수행에 소모되는 비용이 무시될 수 있으며, 지연이 짧아질 수 있다. 이로써, 계산 보드 상의 칩을 확충함에 있어서 개수의 제한을 더 이상 받지 않게 된다. 이에 소모되는 하드웨어 비용은 한정적이며, 크지 않다.

도 4는 본 개시의 일 실시예에 따른 계산 칩을 도시한 개략적인 블록도이다.

도 4에 도시된 바와 같이, 칩(400)은 직렬 버스(411)에 연결되는 두 개의 포트(4011, 4013)를 가진다. 칩(400)은 제1 포트(4011 또는 4013)와 제2 포트(4013 또는 4011) 중 하나를 통하여 신호 전송 경로(411)로부터 로컬 저장 장치(예컨대, 레지스터)로 신호를 수신하고, 칩의 어드레스에 특정된 것이 아닌 신호 또는 상기 신호의 조정된 버전을 제1 포트 및 제2 포트 중 하나를 통해 상기 신호 전송 경로로 전송하도록 구성될 수 있다.

일 실시예에서, 칩(400)은 칩의 어드레스에 특정된 것이 아닌 신호 또는 상기 신호의 조정된 버전을 제1 포트 및 제2 포트 중 다른 하나를 통해 상기 신호 전송 경로로 전송하도록 구성될 수 있다.

보다 구체적인 실시예에서, 도 4에 도시된 바와 같이, 칩(400)은 통신 모듈(401)을 포함할 수 있다. 통신 모듈(401)은 상기 제1 포트 및 제2 포트를 통하여 신호 전송 경로(411)에 연결될 수 있다. 통신 모듈(401)은 포워딩 모듈(421)을 포함할 수 있다. 포워딩 모듈(421)은 제1 포트 또는 제2 포트를 통하여 신호 전송 경로(411)로부터 신호를 로컬 위치, 예컨대 레지스터(4214)로 수신하기 위한 수신(RX) 모듈(4211); 및 로컬 위치(예컨대, 레지스터)에 저장된 신호 또는 상기 신호의 조정된 버전을 획득하고 제2 포트 또는 제1 포트를 통하여 이를 신호 전송 경로(411)로 전송하기 위한 전송(TX) 모듈(4213)을 포함할 수 있다.

일부 실시예에서, 도 4에 도시된 바와 같이, 수신 모듈(4211)은 레지스터(제1 레지스터, Reg); 및 제1 포트와 제2 포트 중 하나를 통하여 신호 전송 경로로부터 제1 레지스터로 신호를 수신하기 위한 수신 논리 회로를 포함할 수 있다. 전송 모듈(4213)은 제1 레지스터에 저장된 신호 또는 상기 신호의 조정된 버전을 획득하고 저장하기 위한 레지스터(제2 레지스터, Reg); 및 제2 레지스터에 저장된 신호를 제1 포트 및 제2 포트 중 하나를 통하여 신호 전송 경로로 전송하기 위한 전송 논리 회로를 포함할 수 있다. 대체 실시예에서, 수신 모듈(4211)과 전송 모듈(4213)은 하나의 레지스터를 공유할 수 있다.

신호 전송 경로 상에서 전송된 신호가 로컬 위치로 수신되고 신호 전송 경로로 재전송되므로, 신호의 품질이 개선된다. 여기서, 도면에는 도시되지 않았으나, 통신 모듈(401) 또는 이의 포워딩 모듈(421)이 신호를 적절하게 처리(예컨대, 정형)하기 위하여, 필요한 경우 선택 가능한 신호 처리 모듈을 더 포함할 수 있음이 이해될 것이다.

다른 일 실시예에서, 통신 모듈(401)은 바이패스 경로(423)를 더 포함할 수 있다. 바이패스 경로(423)는 신호 전송 경로로부터 수신한 신호가 포워딩 모듈(421)을 경유하지 않도록, 상기 신호를 제1 포트 및 제2 포트 중 하나를 경유하여 제1 포트 및 제2 포트 중 다른 하나로 바이패스시키도록 구성될 수 있다. 바이패스 경로(423)와 포워딩 모듈(423)은 하나가 작동하면 다른 하나는 작동하지 않도록 구성될 수 있다.

여기서, 칩(400)이 상이한 작동 모드를 가질 수 있음이 이해될 것이다. 제1 작동 모드에서, 바이패스 경로는 작동하고 포워딩 칩은 작동하지 않는다. 칩은 제1 작동 모드에서 제1 포트 및 제2 포트 중 하나를 통하여 칩의 어드레스에 특정된 신호를 신호 전송 경로로부터 로컬 저장 장치로 수신하고, 상기 칩의 어드레스에 특정되지 않은 신호는 수신하지 않도록 구성될 수 있다.

제2 작동 모드에서, 포워딩 칩은 작동하고 바이패스 경로는 작동하지 않는다. 칩은 제2 작동 모드에서 제1 포트와 제2 포트 중 하나를 통하여 신호 전송 경로로부터 로컬 저장 장치로 신호를 수신하고, 칩의 어드레스에 특정되지 않은 신호 또는 상기 신호의 조정된 버전을 제1 포트와 제2 포트 중 하나를 통하여 신호 전송 경로로 포워딩하도록 구성될 수 있다.

또한, 전술한 바와 같이, 구성에 의하여, 계산 시스템 중 복수 개의 칩 중 일부가 포워딩 칩으로 설정될 수 있다. 즉, 계산 시스템 중 복수의 칩은 모두 칩(400)에 도시된 구조를 가질 수 있으며, 상이한 구성을 통하여, 칩들 중 일부는 포워딩 모듈은 작동하고 바이패스 경로는 작동하지 않도록 구성될 수 있고, 칩들 중 다른 일부는 바이패스 경로는 작동하고 포워딩 모듈은 작동하지 않도록 구성될 수 있다.

따라서, 수요에 따라 계산 시스템을 유연하게 구성할 수 있어, 실제 상황에 근거하여 신호 품질을 편리하고 유연하게 개선할 수 있다.

또한, 칩(400)은 파싱기 및 송수신 모듈(403), 연산 모듈(405) 및 저장 장치(407)를 더 포함할 수 있다. 도 2에 대해 서술된 내용이 이에 동일하게 적용될 수 있으므로, 중복되는 내용은 설명하지 않는다.

따라서, 본 개시에는 디지털 화페용 계산 시스템이 더 제공된다는 점 또한 이해될 것이다. 상기 계산 시스템은 각각 제1 포트와 제2 포트를 포함하고, 제1 계산 장치와 제2 계산 장치를 포함하는 복수의 계산 장치; 및 복수의 계산 장치를 직렬 연결하는 신호 전송 경로를 포함하며, 각 계산 장치는 제1 포트와 제2 포트를 통하여 신호 전송 경로에 연결된다. 제1 계산 장치는 제1 포트 및 제2 포트 중 하나를 통하여 신호 전송 경로로부터 칩의 어드레스에 특정된 신호를 로컬 저장 장치로 수신하고, 상기 칩의 어드레스에 특정되지 않은 신호는 수신하지 않도록 구성된다. 제2 계산 장치는 제1 포트 및 제2 포트 중 하나를 통하여 신호 전송 경로로부터 신호를 로컬 저장 장치로 수신하고, 상기 칩의 어드레스에 특정되지 않은 신호는 수신하지 않도록 구성된다.

여기서, 상기 계산 장치는 본 개시의 임의의 실시예에 따라 설명된 칩일 수 있다. 또한, 본 개시에서는 칩(및 칩이 포함되거나 적재되는 계산 보드 등)을 예로 들어 계산 장치를 설명하였으나, 본 개시는 이에 제한되지 아니한다. 당업자들은 본 개시의 가르침에 근거하여 본 개시의 원리를 수요에 따라 다른 상황에 용이하게 적용할 수 있다. 예컨대, 본 개시의 가르침(또는 그의 일부)가 코어(및 상기 코어를 가지는 칩)에 응용될 수 있으나 이에 제한되지 아니한다.

도 5는 본 개시의 다른 일 실시예에 따른 계산 칩을 도시한 개략적인 블록도이다.

도 5에 도시된 실시예에서, 도 4의 실시예와 동일한 구성 요소는 동일한 도면 부호로 표시되며, 앞서 도 4에 대한 설명을 참조하여 도 5에 동일하게 또는 적응적으로 적용할 수 있으므로, 중복되는 내용은 설명하지 않는다. 도 4와 비교하여, 도 5는 멀티플렉서 MUX 501과 503을 추가적으로 도시하였다.

도 5에 도시된 바와 같이, 포워딩 모듈(401)은 제1 입력, 제2 입력, 및 출력을 가지며, 제1 입력은 전송 모듈에 연결되고, 제2 입력은 바이패스 경로에 연결되며, 출력은 제2 포트에 연결되는, 제1 멀티플렉서(501 또는 503)를 더 포함할 수 있다. 포워딩 모듈(401)은 제1 입력, 제2 입력, 및 출력을 가지며, 제1 입력은 전송 모듈에 연결되고, 제2 입력은 바이패스 경로에 연결되며, 출력은 제1 포트에 연결되는, 제2 멀티플렉서(503 또는 501)를 더 포함할 수 있다. 제1 멀티플렉서와 제2 멀티플렉서 각각은 각자의 제어 신호에 따라 제1 입력과 제2 입력을 출력에 제공할 수 있다.

하기의 항목들은 본 개시에 따라 구상되었음이 추가적으로 이해될 것이다.

항목 1: 디지털 화폐용 계산 시스템은 각각 제1 포트와 제2 포트 및 제1 계산 장치와 제2 계산 장치를 포함하는 복수의 계산 장치; 및 상기 복수의 계산 장치를 직렬로 연결하는 신호 전송 경로를 포함하고, 상기 계산 장치는 각각 제1 포트와 제2 포트를 경유하여 신호 전송 경로에 연결되고, 상기 제1 계산 장치는 상기 제1 포트와 상기 제2 포트 중 하나를 통하여 신호 전송 장치로부터 전송되는, 제1 계산 장치의 어드레스에 특정된 신호를 로컬 저장 장치로 수신하고, 제1 계산 장치의 어드레스에 특정되지 않은 신호는 수신하지 않도록 구성되며, 상기 제2 계산 장치는 상기 제1 포트와 제2 포트 중 하나를 통하여 신호 전송 장치로부터 전송되는 신호를 로컬 저장 장치로 수신하고, 제2 계산 장치의 어드레스에 특정되지 않은 신호 또는 상기 신호의 조정된 버전을 제1 포트 및 제2 포트 중 하나를 통하여 신호 전송 경로로 포워딩하도록 구성된다.

항목 2: 항목 1에 따른 상기 계산 시스템에 있어서, 상기 제2 계산 장치는 제2 계산 장치의 어드레스에 특정되지 않은 신호 또는 상기 신호의 조정된 버전을 제1 포트 및 제2 포트 중 다른 하나를 통하여 신호 전송 경로로 포워딩하도록 더 구성된다.

항목 3: 항목 1에 따른 상기 계산 시스템에 있어서, 상기 신호는 어드레스, 독출 및 기입 명령어 및 데이터를 포함하며, 상기 제1 계산 장치 및 상기 제2 계산 장치는 수신된 신호에 포함된 데이터를 동일한 알고리즘에 기반하여 연산하도록 더 구성된다.

항목 4: 항목 1에 따른 상기 계산 시스템에 있어서, 상기 제1 계산 장치 및 상기 제2 계산 장치는 동일한 구성 요소들을 포함하나, 상기 제1 계산 장치 및 상기 제2 계산 장치의 동일한 구성 요소들 중 일부는 상이하게 구성된다.

항목 5: 항목 1 내지 4 중 어느 하나에 따른 상기 계산 시스템에 있어서, 상기 제2 계산 장치는 상기 제1 포트 및 상기 제2 포트를 통하여 각각 상기 신호 전송 경로에 연결되는 통신 모듈을 포함하며, 상기 통신 모듈은 포워딩 모듈을 포함하고, 상기 포워딩 모듈은: 상기 제1 포트 또는 제2 포트를 통하여 상기 신호 전송 경로로부터 제1 레지스터로 신호를 수신하는 수신 모듈; 상기 제1 레지스터에 저장된 신호 또는 상기 신호의 조정된 버전을 획득하고 상기 제2 포트 또는 제1 포트를 통하여 이를 상기 신호 전송 경로로 전송하는 전송 모듈을 포함한다.

항목 6. 항목 5에 따른 상기 계산 시스템에 있어서, 상기 통신 모듈은 상기 신호 전송 경로로부터 수신한 신호를 상기 포워딩 모듈을 통하지 않고 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 제1 포트 및 제2 포트 중 다른 하나로 바이패스하도록 구성되는 바이패스 경로를 포함한다.

항목 7. 항목 5에 따른 상기 계산 시스템에 있어서, 상기 수신 모듈은, 상기 제1 포트 및 상기 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 상기 제1 레지스터로 신호를 수신하는 수신 논리 회로; 및 상기 제1 레지스터를 포함하며, 상기 전송 모듈은: 상기 제1 레지스터에 저장된 신호 또는 상기 신호의 조정된 버전을 획득하고 저장하기 위한 제2 레지스터; 및 상기 제2 레지스터에 저장된 신호를 상기 제1 포트와 제2 포트 중 하나를 통하여 상기 신호 전송 경로로 전송하기 위한 전송 논리 회로를 포함한다.

항목 8. 항목 6에 따른 상기 계산 시스템에 있어서, 상기 통신 모듈은: 제1 입력, 제2 입력, 및 출력을 포함하며, 상기 제1 입력은 상기 전송 모듈에 연결되고, 상기 제2 입력은 상기 바이패스 경로에 연결되고, 상기 출력은 제2 포트에 연결되는, 제1 멀티플렉서; 및 제1 입력, 제2 입력, 및 출력을 포함하며, 상기 제1 입력은 상기 전송 모듈에 연결되고, 상기 제2 입력은 상기 바이패스 경로에 연결되고, 상기 출력은 제1 포트에 연결되는, 제2 멀티플렉서를 더 포함한다.

항목 9. 항목 1 내지 4 중 어느 하나에 따른 상기 계산 시스템은, 상기 제1 계산 장치와 제2 계산 장치 각각은 상기 제1 포트 및 제2 포트를 통하여 상기 신호 전송 경로에 연결되며 포워딩 모듈을 포함하는 통신 모듈을 포함하고, 포워딩 모듈은: 상기 제1 포트 또는 제2 포트를 통하여 상기 신호 전송 경로로부터 신호를 제1 레지스터로 수신하는 수신 모듈; 상기 제1 레지스터에 저장된 신호 또는 상기 신호의 조정 버전을 획득하고 제2 포트 또는 제1 포트를 통하여 이를 상기 신호 전송 모듈로 전송하는 전송 모듈; 및 상기 제1 포트 및 상기 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 수신한 신호를 상기 포워딩 모듈을 통하지 않고 제1 포트 및 제2 포트 중 다른 하나로 바이패스하도록 구성되는 바이패스 경로를 포함하고, 상기 제1 계산 장치는 바이패스 경로를 작동시키고 포워딩 모듈은 작동시키지 않도록 구성되며, 상기 제2 계산 장치는 바이패스 경로 또는 포워딩 모듈을 선택적으로 작동시키도록 구성된다.

항목 10. 항목 1 내지 9에 따른 상기 계산 시스템에 있어서, 상기 제1 포트 및 상기 제2 포트 각각은 UART 인터페이스, I2C 인터페이스, SPI 인터페이스 중 하나를 포함한다.

항목 11. 항목 9 또는 5에 따른 상기 계산 시스템에 있어서, 상기 제1 계산 장치는 상기 통신 모듈에 연결되어 상기 통신 모듈로부터 신호를 수신하고, 수신한 신호를 파싱하고, 신호를 상기 통신 모듈로 전송하기 위한 제1 파싱기 및 송수신 모듈; 상기 수신된 신호에 기반하여 연산을 수행하기 위한 제1 연산 모듈; 및 적어도 상기 수신된 신호 및/또는 전송될 출력 신호를 저장하기 위한 제1 저장 장치를 포함하며, 상기 제2 계산 장치는 상기 통신 모듈에 연결되어 상기 통신 모듈로부터 신호를 수신하고, 상기 수신한 신호를 파싱하고, 신호를 상기 통신 모듈로 전송하기 위한 제2 파싱기 및 송수신 모듈; 상기 수신된 신호에 기반하여 연산을 수행하기 위한 제2 연산 모듈; 및 적어도 상기 수신된 신호 및/또는 전송될 출력 신호를 저장하기 위한 제2 저장 장치를 더 포함하며, 상기 제1 연산 모듈과 제2 연산 모듈은 동일한 알고리즘에 기반하여 연산을 수행한다.

항목 12. 항목 1에 따른 상기 계산 시스템에 있어서, 상기 제1 계산 장치 및 제2 계산 장치는 칩 또는 코어이다.

항목 13. 디지털 화폐용 계산 장치는 제1 포트 및 제2 포트; 상기 제1 포트 및 제2 포트를 통하여 외부의 신호 전송 경로에 각각 연결되는 통신 모듈을 포함하고, 상기 계산 장치는 제1 작동 모드와 제2 작동 모드를 가지며, 제1 작동 모드에서, 상기 계산 장치는 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 상기 계산 장치의 어드레스에 특정된 신호를 로컬 저장 장치로 수신하며, 계산 장치의 어드레스에 특정되지 않은 신호는 수신하지 않도록 구성되고; 제2 작동 모드에서, 상기 계산 장치는 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 신호를 로컬 저장 장치로 수신하고, 상기 계산 장치의 어드레스에 특정되지 않은 신호 또는 상기 신호의 조정된 버전을 상기 제1 포트 또는 제2 포트 중 하나를 통하여 상기 신호 전송 경로로 포워딩하도록 구성된다.

항목 14. 항목 13에 따른 상기 계산 장치에 있어서, 상기 통신 모듈은 포워딩 모듈을 포함하고, 상기 포워딩 모듈은, 상기 제1 포트 또는 제2 포트를 통하여 상기 신호 전송 경로로부터 제1 레지스터로 신호를 수신하기 위한 수신 모듈; 및 상기 제1 레지스터에 저장된 신호 또는 상기 신호의 조정된 버전을 획득하고, 상기 제2 포트 또는 제1 포트를 통하여 이를 상기 신호 전송 경로로 전송하기 위한 전송 모듈; 및 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 수신한 신호를 상기 포워딩 모듈을 경유하지 않고 상기 제1 포트 및 상기 제2 포트 중 다른 하나로 바이패스시키도록 구성되는 바이패스 경로를 포함하며, 제1 작동 모드에서, 바이패스 경로는 작동하지만 포워딩 모듈은 작동하지 않고, 제2 작동 모드에서, 포워딩 모듈은 작동하지만 바이패스 경로는 작동하지 않는다.

항목 15. 항목 13에 따른 상기 계산 장치는, 상기 계산 장치의 어드레스에 특정되지 않은 신호 또는 상기 신호의 조정 버전을 제1 포트 및 제2 포트 중 다른 하나를 통하여 신호 전송 경로로 포워딩하도록 더 구성된다.

항목 16. 항목 13에 따른 상기 계산 장치에 있어서, 상기 신호는 어드레스, 독출 및 기입 명령어, 및 데이터를 포함하며, 상기 계산 장치는 수신된 신호에 포함된 데이터를 디지털 화폐용 알고리즘에 기반하여 연산하도록 더 구성된다.

항목 17. 항목 14에 따른 상기 계산 장치에 있어서, 상기 수신 모듈은, 상기 제1 포트 및 상기 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 상기 제1 레지스터로 신호를 수신하기 위한 논리 회로; 및 상기 제1 레지스터를 포함하며, 상기 전송 모듈은: 상기 제1 레지스터에 저장된 신호 또는 상기 신호의 조정된 버전을 획득하고 저장하기 위한 제2 레지스터; 및 상기 제2 레지스터에 저장된 신호를 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로 전송하는 전송 논리 회로를 포함한다.

항목 18. 항목 17에 따른 계산 장치에 있어서, 상기 통신 모듈은 제1 입력, 제2 입력, 출력을 포함하며, 상기 제1 입력은 상기 전송 모듈에 연결되고, 상기 제2 입력은 상기 바이패스 경로에 연결되고, 상기 출력은 제2 포트에 연결되는, 제1 멀티플렉서; 및 제1 입력, 제2 입력, 및 출력을 포함하며, 상기 제1 입력은 상기 전송 모듈에 연결되고, 상기 제2 입력은 상기 바이패스 경로에 연결되고, 상기 출력은 제1 포트에 연결되는, 제2 멀티플렉서를 더 포함한다.

항목 19. 항목 13 내지 17 중 어느 하나에 따른 계산 장치에 있어서, 상기 제1 포트 및 제2 포트 각각은 UART 인터페이스, I2C 인터페이스, SPI 인터페이스 중 하나를 포함한다.

항목 20. 항목 13 내지 18 중 어느 하나에 따른 계산 장치는, 상기 통신 모듈에 연결되고 상기 통신 모듈로부터 신호를 수신하며, 수신된 신호를 파싱하고, 신호를 상기 통신 모듈로 전송하기 위한 파싱기 및 송수신 모듈; 및 수신한 신호에 기반하여 연산을 수행하기 위한 연산 모듈; 및 수신한 신호 및/또는 전송 대상인 출력 신호를 적어도 저장하기 위한 저장 장치를 더 포함한다. 21. 항목 13 내지 18 중 어느 하나에 따른 상기 계산 장치는, 칩 또는 코어를 포함한다.

항목 22. 항목 13 내지 18 중 어느 하나에 따른 계산 장치에 있어서, 상기 디지털 화폐는 비트코인, 라이트코인, 이더리움 중 어느 하나이다.

당업자들은 전술한 실시예에서 기술한 작동(또는 단계) 사이의 경계가 단순히 설명을 위한 것임을 이해할 것이다. 복수의 작동이 단일 작동으로 결합될 수 있고, 단일 작동은 추가적인 작동들 안에 분포될 수 있으며, 작동들은 시간적으로 적어도 일부 중첩하도록 수행될 수 있다. 또한, 선택적인 실시예들은 특정 작동의 다양한 실시예를 포함할 수 있으며, 다른 다양한 실시예에서 작동 순서를 변경할 수 있다. 그러나, 다른 수정, 변화 및 대체 또한 가능하다. 따라서, 본 명세서와 첨부 도면은 제한적인 것이 아니라 설명적인 것으로 간주되어야 한다.

실시예를 통하여 본 개시의 특정 실시예를 자세히 설명하였으나, 전술한 실시예는 본 개시의 범위를 제한하기 위한 것이 아니라 단순히 설명을 위한 것임은 당업자들에게 이해될 것이다. 본 명세서에서 개시한 각 실시예는 본 개시의 사상과 범위를 벗어나지 않으면서 임의로 조합될 수 있다. 당업자들은 본 개시의 범위와 사상을 벗어나지 않으면서 실시예를 다양하게 변형할 수 있음을 이해할 것이다. 본 개시의 범위는 청구범위에 의해 한정될 것이다.

Claims (22)

1. 디지털 화폐용 계산 시스템에 있어서,
   각각 제1 포트 및 제2 포트를 구비하고, 제1 계산 장치 및 제2 계산 장치를 포함하는 복수의 계산 장치; 및
   상기 복수의 계산 장치를 직렬로 연결하는 신호 전송 경로를 포함하며, 각각의 계산 장치는 제1 포트 및 제2 포트를 통하여 상기 신호 전송 경로에 연결되고;
   상기 제1 계산 장치는 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 칩의 어드레스에 특정된 신호를 로컬 저장 장치로 수신하고, 상기 칩의 어드레스에 특정되지 않은 신호는 수신하지 않도록 구성되며;
   상기 제2 계산 장치는 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 칩의 어드레스에 특정된 신호를 로컬 저장 장치로 수신하고, 상기 칩의 어드레스에 특정되지 않은 신호는 수신하지 않도록 구성되는, 디지털 화폐용 계산 시스템.
2. 제1항에 있어서,
   상기 제2 계산 장치는 상기 제2 계산 장치의 어드레스에 특정되지 않은 신호 또는 상기 신호의 조정된 버전을 상기 제1 포트 및 제2 포트 중 다른 하나를 통해 상기 신호 전송 경로로 전송하도록 더 구성되는, 디지털 화폐용 계산 시스템.
3. 제1항에 있어서,
   상기 신호는 어드레스, 독출 및 기입 명령어 및 데이터를 포함하고,
   상기 제1 계산 장치 및 제2 계산 장치는 수신한 신호에 포함된 데이터를 동일한 알고리즘에 기반하여 연산하도록 더 구성되는, 디지털 화폐용 계산 시스템.
4. 제1항에 있어서, 상기 제1 계산 장치 및 제2 계산 장치는 동일한 구성 요소들을 포함하나, 상기 제1 계산 장치 및 제2 계산 장치의 동일한 구성 요소들 중 일부는 상이하게 구성되는, 디지털 화폐용 계산 시스템.
5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 계산 장치는 상기 제1 포트 및 제2 포트를 통하여 각각 상기 신호 전송 경로에 연결되는 통신 모듈을 포함하고,
   상기 통신 모듈은 포워딩 모듈을 포함하며, 상기 포워딩 모듈은:
   상기 제1 포트 또는 제2 포트를 통하여 상기 신호 전송 경로로부터 제1 레지스터로 신호를 수신하기 위한 수신 모듈;
   상기 제1 레지스터에 저장된 신호 또는 상기 신호의 조정된 버전을 획득하고, 이를 상기 제2 포트 또는 제1 포트를 통하여 상기 신호 전송 경로로 전송하기 위한 전송 모듈을 포함하는, 디지털 화폐용 계산 시스템.
6. 제5항에 있어서, 상기 통신 모듈은:
   상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 수신된 신호를 상기 포워딩 모듈을 통하지 않고 상기 제1 포트 및 제2 포트 중 다른 하나로 바이패스시키도록 구성되는 바이패스 경로를 더 포함하는, 디지털 화폐용 계산 시스템.
7. 제5항에 있어서, 상기 수신 모듈은:
   상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 상기 제1 레지스터로 신호를 수신하기 위한 수신 논리 회로; 및
   상기 제1 레지스터를 포함하며,
   상기 전송 모듈은:
   상기 제1 레지스터에 저장된 신호 또는 상기 신호의 조정된 버전을 획득 및 저장하기 위한 제2 레지스터; 및
   상기 제2 레지스터에 저장된 신호를 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로 전송하기 위한 전송 논리 회로;를 포함하는, 디지털 화폐용 계산 시스템.
8. 제6항에 있어서, 상기 통신 모듈은:
   제1 입력, 제2 입력, 및 출력을 보유하고, 상기 제1 입력은 상기 전송 모듈에 연결되고, 상기 제2 입력은 상기 바이패스 경로에 연결되며, 상기 출력은 제2 포트에 연결되는, 제1 멀티플렉서; 및
   제1 입력, 제2 입력, 및 출력을 보유하고, 상기 제1 입력은 상기 전송 모듈에 연결되고, 상기 제2 입력은 상기 바이패스 경로에 연결되며, 상기 출력은 제1 포트에 연결되는 제2 멀티플렉서;를 더 포함하는, 디지털 화폐용 계산 시스템.
9. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 계산 장치 및 제2 계산 장치 각각은 상기 제1 포트 및 제2 포트를 통해 각각 상기 신호 전송 경로에 연결되는 통신 모듈을 포함하고,
   상기 통신 모듈은:
   상기 제1 포트 또는 제2 포트를 통하여 상기 신호 전송 경로로부터 제1 레지스터로 신호를 수신하기 위한 수신 모듈; 및
   상기 제1 레지스터에 저장된 신호 또는 상기 신호의 조정된 버전을 획득하고, 이를 상기 제2 포트 또는 제1 포트를 통하여 상기 신호 전송 경로로 전송하기 위한 전송 모듈을 포함하는, 포워딩 모듈; 및
   상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 수신된 신호를 상기 포워딩 모듈을 통하지 않고 상기 제1 포트 및 제2 포트 중 다른 하나로 바이패스시키도록 구성되는 바이패스 경로를 더 포함하며,
   상기 제1 계산 장치는 바이패스 경로를 작동시키되 포워딩 모듈은 작동시키지 않도록 구성되고,
   상기 제2 계산 장치는 바이패스 경로 또는 포워딩 모듈을 선택적으로 작동시키도록 구성되는, 디지털 화폐용 계산 시스템.
10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 제1 포트 및 제2 포트 중 각각은
    UART 인터페이스, I2C 인터페이스, SPI 인터페이스 중 하나를 포함하는, 디지털 화폐용 계산 시스템.
11. 제9항 또는 제5항에 있어서, 상기 제1 계산 장치는:
    상기 통신 모듈에 연결되며, 상기 통신 모듈로부터 신호를 수신하고, 상기 수신된 신호를 파싱하고, 상기 신호를 상기 통신 모듈로 전송하기 위한 제1 파싱기 및 송수신 모듈;
    상기 수신된 신호에 기반하여 연산을 수행하기 위한 제1 연산 모듈; 및
    상기 수신된 신호 및/또는 전송할 출력 신호를 적어도 저장하기 위한 제1 저장 장치를 포함하며,
    상기 제2 계산 장치는
    상기 통신 모듈에 연결되며, 상기 통신 모듈로부터 신호를 수신하고, 상기 수신된 신호를 파싱하고, 상기 신호를 상기 통신 모듈로 전송하기 위한 제2 파싱기 및 송수신 모듈;
    상기 수신된 신호에 기반하여 연산을 수행하기 위한 제2 연산 모듈; 및
    상기 수신된 신호 및/또는 전송할 출력 신호를 적어도 저장하기 위한 제2 저장 장치를 더 포함하며, 상기 제1 연산 모듈 및 제2 연산 모듈은 동일한 알고리즘에 기반하여 연산을 수행하는, 디지털 화폐용 계산 시스템.
12. 제1항에 있어서, 상기 제1 계산 장치 및 제2 계산 장치는 칩 또는 코어인, 디지털 화폐용 계산 시스템.
13. 디지털 화폐용 계산 장치에 있어서,
    제1 포트 및 제2 포트; 및
    상기 제1 포트 및 제2 포트를 통하여 각각 외부의 신호 전송 경로에 연결되는 통신 모듈을 포함하며,
    상기 계산 장치는 제1 작동 모드와 제2 작동 모드를 가지고,
    제1 작동 모드에서, 상기 계산 장치는 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 칩의 어드레스에 특정된 신호를 로컬 저장 장치로 수신하고, 상기 칩의 어드레스에 특정되지 않은 신호는 수신하지 않도록 구성되며;
    제2 작동 모드에서, 상기 계산 장치는 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 칩의 어드레스에 특정된 신호를 로컬 저장 장치로 수신하고, 상기 칩의 어드레스에 특정되지 않은 신호 또는 상기 신호의 조정된 버전을 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로 포워딩하도록 구성되는, 디지털 화폐용 계산 장치.
14. 제13항에 있어서,
    상기 통신 모듈은:
    상기 제1 포트 또는 제2 포트를 통하여 상기 신호 전송 경로로부터 제1 레지스터로 신호를 수신하기 위한 수신 모듈; 및
    상기 제1 레지스터에 저장된 신호 또는 상기 신호의 조정된 버전을 획득하고, 이를 상기 제2 포트 또는 제1 포트를 통하여 상기 신호 전송 경로로 전송하기 위한 전송 모듈을 포함하는, 포워딩 모듈; 및
    상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 수신된 신호를 상기 포워딩 모듈을 통하지 않고 상기 제1 포트 및 제2 포트 중 다른 하나로 바이패스시키도록 구성되는 바이패스 경로를 더 포함하며,
    제1 작동 모드에서, 바이패스 경로는 작동하되 포워딩 모듈은 작동하지 않고, 제2 작업 모드에서, 포워딩 모듈은 작동하되 바이패스 경로는 작동하지 않는, 디지털 화폐용 계산 장치.
15. 제13항에 있어서,
    상기 계산 장치는 상기 계산 장치의 어드레스에 특정되지 않은 신호 또는 상기 신호의 조정된 버전을 상기 제1 포트 및 제2 포트 중 다른 하나를 통해 상기 신호 전송 경로로 포워딩하도록 더 구성되는, 디지털 화폐용 계산 장치.
16. 제13항에 있어서,
    상기 신호는 어드레스, 독출 및 기입 명령어 및 데이터를 포함하고,
    상기 계산 장치는 디지털 화폐용 알고리즘에 기반하여 상기 수신된 신호에 포함된 데이터를 연산하도록 구성되는, 디지털 화폐용 계산 장치.
17. 제14항에 있어서, 상기 수신 모듈은:
    상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로부터 상기 제1 레지스터로 신호를 수신하기 위한 수신 논리 회로; 및
    상기 제1 레지스터를 포함하며,
    상기 전송 모듈은 상기 제1 레지스터에 저장된 신호 또는 상기 신호의 조정된 버전을 획득 및 저장하기 위한 제2 레지스터; 및
    상기 제2 레지스터에 저장된 신호를 상기 제1 포트 및 제2 포트 중 하나를 통하여 상기 신호 전송 경로로 전송하기 위한 전송 논리 회로;를 포함하는, 디지털 화폐용 계산 장치.
18. 제17항에 있어서, 상기 수신 모듈은:
    제1 입력, 제2 입력, 및 출력을 보유하고, 상기 제1 입력은 상기 전송 모듈에 연결되고, 상기 제2 입력은 상기 바이패스 경로에 연결되며, 상기 출력은 제2 포트에 연결되는, 제1 멀티플렉서; 및
    제1 입력, 제2 입력, 및 출력을 보유하고, 상기 제1 입력은 상기 전송 모듈에 연결되고, 상기 제2 입력은 상기 바이패스 경로에 연결되며, 상기 출력은 제1 포트에 연결되는 제2 멀티플렉서;를 더 포함하는, 디지털 화폐용 계산 장치.
19. 제13항 내지 제17항 중 어느 한 항에 있어서, 상기 제1 포트 및 제2 포트 각각은
    UART 인터페이스, I2C 인터페이스, SPI 인터페이스 중 하나를 포함하는, 디지털 화폐용 계산 장치.
20. 제13항 내지 제18항 중 어느 한 항에 있어서,
    상기 통신 모듈에 연결되며, 상기 통신 모듈로부터 신호를 수신하고, 상기 수신된 신호를 파싱하고, 상기 신호를 상기 통신 모듈로 전송하기 위한 파싱기 및 송수신 모듈;
    상기 수신된 신호에 기반하여 연산을 수행하기 위한 연산 모듈; 및
    상기 수신된 신호 및/또는 전송할 출력 신호를 적어도 저장하기 위한 저장 장치를 더 포함하는, 디지털 화폐용 계산 장치.
21. 제13항 내지 제18항 중 어느 한 항에 있어서, 칩 또는 코어를 포함하는, 디지털 화폐용 계산 장치.
22. 제13항 내지 제18항 중 어느 한 항에 있어서, 상기 디지털 화폐는
    비트코인, 라이트코인, 이더리움 중 어느 한 가지를 포함하는, 디지털 화폐용 계산 장치.
    
    

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