KR100818908B1 - 파이프라인식 삽입을 위한 회로 및 방법 - Google Patents

파이프라인식 삽입을 위한 회로 및 방법 Download PDF

Info

Publication number
KR100818908B1
KR100818908B1 KR1020067000020A KR20067000020A KR100818908B1 KR 100818908 B1 KR100818908 B1 KR 100818908B1 KR 1020067000020 A KR1020067000020 A KR 1020067000020A KR 20067000020 A KR20067000020 A KR 20067000020A KR 100818908 B1 KR100818908 B1 KR 100818908B1
Authority
KR
South Korea
Prior art keywords
data
segmented
segment
line
integrated circuit
Prior art date
Application number
KR1020067000020A
Other languages
English (en)
Other versions
KR20060083406A (ko
Inventor
로버트 에스. 호튼
데이빗 떠블류. 밀튼
클라렌스 알. 오질비
폴 엠 스캔리
세바스티안 티. 벤트론
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20060083406A publication Critical patent/KR20060083406A/ko
Application granted granted Critical
Publication of KR100818908B1 publication Critical patent/KR100818908B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier or surface barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier or surface barrier the potential barrier working in avalanche mode, e.g. avalanche photodiode
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver

Abstract

본 발명은 세그먼트화 데이터 라인의 제1 세그먼트를 따라 제1 데이터 부분을 먼저 전파한 다음에 세그먼트화 데이터 라인의 제2 세그먼트를 따라 제1 데이터 부분을 전파하는 동시에 세그먼트 데이터 라인의 제1 세그먼트를 따라 제2 데이터 부분을 전파하여 집적 회로 칩 상의 데이터를 전송한다. 본 발명은 하나의 데이터 전송을 이런 여러 데이터 부분으로 나누고 나중에 모든 여러 데이터 부분이 모든 세그먼트화 데이터 라인 부분을 따라 개별적으로 전송된 후에 여러 데이터 부분을 하나의 데이터 전송으로 다시 모은다.
세그먼트화 데이터 라인, 데이터 전파기, 데이터 전송, 데이터 소스, 데이터 타겟, 수신 확인 신호

Description

파이프라인식 삽입을 위한 회로 및 방법{CIRCUIT AND METHOD PIPELINED INSERTION}
본 발명은 일반적으로 집적 회로 칩 구조물을 경유해 데이터를 전송하는 것에 관한 것으로, 특히 단일의 데이터 전송선의 여러 세그먼트를 따라 여러 데이터 부분을 동시에 전송 (예를 들어, 파이프라이닝)함으로써 기존의 데이터 전송선의 이용을 실질적으로 증가시키는 집적 회로 칩 구조물을 경유해 데이터를 전송하는 새로운 구조 및 방법에 관한 것이다.
집적 회로 칩 내의 소자의 크기가 점차 증가하고 클럭 속도가 증가함에 따라, 칩의 한 부분에서 다른 부분으로 데이터를 전송하는 것은 점차 어려워지고 있다. 기본적으로, 소자의 크기가 감소하고 있고 클럭 속도가 증가하고 있기 때문에, 데이터 전송선은 실제로 동일한 크기를 유지하고는 있다고 해도 이들 주변 환경이 점차 감소하고 있기 때문에 상대적으로 더 길어지고 있다. 다시 말해, 이전의 데이터 전송선은 10,000개의 소자에 미치고 있지만 동일한 크기의 데이터 전송선은 현재 100,000 소자에까지 미치고 있다.
몇 칩은 데이터가 칩을 경유해 전송되기 때문에 신호를 리파워하는 버퍼를 이용하지만; 어떤 지점에서는 버퍼의 수가 증가하므로 신호를 전송하는 데에 요하 는 시간이 허용 불가능할 정도로 감소하게 된다. 따라서, 전송 신호를 리버퍼링하게 되면 리턴을 감소시키는 지점에 이르고, 어떤 경우에는 소자 크기의 감소와 클럭 속도의 증가를 수용할 수가 없게 된다.
집적 회로 디자이너는 칩을 경유한 데이터 전송에 대해 최대 시간을 가능하게 하기 위해서 클럭 트리의 균형를 맞추어야 한다. 어떤 스큐 (skew)가 존재하든지 궁극적으로 클럭 주기 시간을 벗어나게 되고, 이는 클럭을 저속화한다. 부가하여, 클럭 트리로 소모된 전력은 칩의 전체 전력 소모의 상당한 부분을 차지한다. 후술되는 발명은 단일의 데이터 전송선의 여러 세그먼트를 따라 여러 데이터 부분을 동시에 전송하여 기존의 데이터 전송선의 이용을 상당히 증가시키는 집적 회로 칩 구조물을 경유해 데이터를 전송하는 새로운 구조 및 방법을 제시함으로써 이들 문제들을 해결한다.
본 발명은 세그먼트화 데이터 라인의 제1 세그먼트를 따라 제1 데이터 부분을 먼저 전파한 다음에 세그먼트화 데이터 라인의 제2 세그먼트를 따라 제1 데이터 부분을 전파하는 동시에 세그먼트 데이터 라인의 제1 세그먼트를 따라 제2 데이터 부분을 전파하여 집적 회로 칩 상의 데이터를 전송한다. 본 발명은 하나의 데이터 전송을 이런 여러 데이터 부분으로 나누고 나중에 모든 여러 데이터 부분이 모든 세그먼트화 데이터 라인 부분을 따라 개별적으로 전송된 후에 여러 데이터 부분을 하나의 데이터 전송으로 다시 모은다.
따라서, 본 발명은 세그먼트화 데이터 라인의 세그먼트를 따라 여러 데이터 부분을 동시에 전파하여, 세그먼트화 데이터 라인의 제2 세그먼트가 제1 데이터 부분을 이송하는 동시에 세그먼트화 데이터 라인의 제1 세그먼트가 제2 데이터 부분을 이송한다.
더욱 구체적으로, 본 발명은 세그먼트화 데이터 라인 및 세그먼트화 데이터 라인의 세그먼트 간에 위치된 데이터 전파기를 갖는 집적 회로 칩을 제공한다. 각 데이터 전파기는 세그먼트화 데이터 라인의 여러 세그먼트를 따라 여러 데이터 부분을 동시에 전파한다. 세그먼트화 데이터 라인의 일 단부에서의 개시기 (initiator; 전송기)는 하나의 데이터 전송을 여러 데이터 부분으로 나누고 세그먼트화 데이터 라인의 다른 단부에서의 수집기 (collector; 수신기)는 여러 데이터 부분 모두가 모든 세그먼트화 데이터 라인 부분을 따라 개별적으로 전송된 후에 여러 데이터 부분을 다시 원래의 단일의 데이터 전송으로 조합한다.
여러 데이터 부분은 시스템 클럭이 없는 자기 동기 데이터 부분을 포함한다. 따라서, 데이터 전파기와 데이터 수신기는 시스템 클럭과 동기화되는 것이 아니고서로 동기화된다. 데이터 전송기와 데이터 전파기는 세그먼트화 데이터 라인의 각 세그먼트를 따라 자기 동기 데이터 부분들 중 하나를 한번에 전송하는 데에 적합하므로, 세그먼트화 데이터 라인의 각 세그먼트를 여러 자기 동기 데이터 부분을 동시에 전송하게 된다.
세그먼트화 데이터 라인은 하나의 데이터 소스와 하나의 데이터 타겟 간의 단일의 데이터 통신선일 수 있거나 적어도 하나의 데이터 소스와 다수의 데이터 타겟 간의 데이터 통신 네트워크일 수 있다. 데이터 전파기 (및 수집기)는 각 데이터 전파기가 데이터를 다음 데이터 전파기로 보냄에 따라 이전의 데이터 전파기 (및 개시기)에 데이터 수신 확인을 보내게 된다.
종래의 데이터 전송 시스템과 비교할 때, 본 발명은 동일한 레이턴시를 제공하면서 (임의 크기의 전송선에 대한) 수율을 상당히 증가시킨다. 예를 들어, 종래의 전송선이 한 부분 (예를 들어, 일 바이트)의 데이터를 전송하는 데에 특정 수의 클럭 주기 (예를 들어, 10 클럭 주기)가 걸리는 반면, 본 발명은 동일한 양의 데이터를 전송하는 데에 동일한 수의 클럭 주기가 걸린다. 따라서, 본 발명은 종래의 전송선과 동일한 레이턴시를 갖는다. 그러나, 본 발명은 실질적으로 증가된 수율을 제공한다. 종래의 시스템은 전체 데이터 전송선을 따라 한번에 한 부분의 데이터만 보낼 수 있다. 반대로, 본 발명은 데이터 전송선의 여러 세그먼트를 따라 여러 부분의 데이터를 동시에 전송하기 때문에, 본 발명에서는, 새로운 부분의 데이터가 한 클럭 주기 걸러 (예를 들어, 라인 내의 다음 전파기로부터 확인 신호가 수신되자 마자) 보내질 수 있다. 따라서, 수율을 급격히 증가시킴으로써, 본 발명은 동일한 크기 (동일한 길이)의 데이터 전송선을 통해 동일한 양의 데이터를 전달하는 데에 필요한 클럭 주기수를 감소시킬 수 있다.
본 발명은 도면을 참조하여 다음 상세 설명으로부터 잘 이해될 것이다:
도 1은 본 발명에 따른 데이터 전송 시스템의 개략도이다.
도 2는 도 1에 나타낸 개시기와 전파기 간의 인터페이스의 개략도이다.
도 3은 도 1에 나타낸 개시기와 수집기 간의 인터페이스의 개략도이다.
도 4는 도 2 및 도 3에 나타난 상태 머신이 적당히 진행되도록 하는 본 구조의 개략도이다.
도 5는 본 발명에 따른 데이터 전송 시스템의 개략도이다.
도 6은 본 발명의 바람직한 방법을 설명하는 플로우도이다.
상술된 바와 같이, 본 발명은 하나의 데이터 전송선의 여러 세그먼트를 따라 여러 데이터 부분을 동시에 전송함으로써 기존의 데이터 전송선의 이용을 실질적으로 증가시킨 집적 회로 칩 구조를 경유해 데이터를 전송하는 새로운 구조와 방법을 제시함으로써 종래의 데이터 전송 문제를 해결한다. 본 발명은 동시적인 다수의 신호 전파를 가능하게 하는 저장 요소를 이용한다. 본 발명의 방법은 경유 칩 통신을 자기 동기 요청과 확인 핸드셰이크를 이용할 수 있는 더 짧은 자기 동기 요소로 나누어 확인 응답이 돌아가기 전에 이동해야 하는 총 거리를 나누도록 하고, 이는 임의의 와이어 세그먼트 상에서 정보가 머무르는 총 시간을 상당히 단축할 수 있다.
더욱 구체적으로 설명하면, 도 1을 참조하여, 본 발명은 제1 데이터 부분을 세그먼트화 데이터 라인(120-122)를 따라 먼저 전파한 다음에 제1 데이터 부분을 세그먼트화 데이터 라인의 제2 세그먼트(121)를 따라 전파하면서 동시에 세그먼트 데이터 라인의 제1 세그먼트(120)을 따라 제2 데이터 부분을 전파함으로써 집적 회로 칩 상의 데이터를 전송한다. 본 발명은 하나의 데이터 전송을 이런 여러 데이터 부분으로 나누고 나중에 모든 여러 데이터 부분이 모든 세그먼트화 데이터 라인 부분을 따라 개별적으로 전송된 후에 여러 데이터 부분을 하나의 데이터 전송으로 모은다. 따라서, 본 발명은 세그먼트화 데이터 라인의 세그먼트를 따라 여러 데이터 부분을 동시에 전파하므로, 세그먼트화 데이터 라인의 제2 세그먼트(121)가 제1 데이터 부분을 이송하는 동시에, 세그먼트화 데이터 라인의 제1 세그먼트(120)가 제2 데이터 부본을 이송하게 된다.
더욱 구체적으로, 본 발명은 하나 이상의 세그먼트화 데이터 라인(120-122) 및 세그먼트 데이터 라인의 세그먼트 간에 위치된 데이터 전파기(112)를 갖는 집적 회로 칩을 제공한다. 각 데이터 전파기(112)는 세그먼트화 데이터 라인의 여러 세그먼트를 따라 여러 데이터 부분을 동시에 전파한다. 세그먼트화 데이터 라인의 일 단부에서의 개시기 (전송기; 111)는 하나의 데이터 전송을 여러 데이터 부분으로 나누고 세그먼트화 데이터 라인의 다른 단부에서의 수집기 (수신기; 114)는 모든 여러 데이터 부분이 모든 세그먼트화 데이터 라인 부분을 따라 개별적으로 전송된 후에 여러 데이터 부분을 원래의 하나의 데이터 전송으로 다시 조합한다. 데이터 소스와 타겟은 클럭드 로직 A(116)와 클럭드 로직 B(115)로 나타나 있으며, 이는 동일하거나 다른 클럭 속도에서 동작할 수 있다.
여러 데이터 부분은 시스템 클럭이 없는 자기 동기 데이터 부분을 포함할 수 있다. 따라서, 데이터 전파기와 데이터 수신기는 시스템 클럭(115, 116) 중에서와 동기화되는 것과는 달리 서로 동기화된다. 데이터 전송기 및 데이터 전파기는 세그먼트화 데이터 라인의 세그먼트 각각을 따라 자기 동기화 데이터 부분 중 하나를 한번에 전송하게 되므로, 세그먼트화 데이터 라인의 세그먼트 각각은 여러 자기 동 기 데이터 부분을 동시에 전송하게 한다.
더욱 구체적으로, 도 2는 개시기(111) (클럭드 도메인 부분과 자기 동기 도메인 부분을 가짐)와 전파기들(112) 중 하나 (자기 동기 도메인 내에 있음) 간의 상호 작용을 설명한다. 개시기(111)가 하나의 데이터 전송을 다수의 데이터 부분으로 나누면서 통신이 발생한다. 데이터 부분 각각은 개시기(111)의 많은 래치(202) 중 하나에 저장된다. 래치(202)의 크기는 전송선의 폭에 바람직하게 일치하므로 개별의 래치 내의 모든 데이터가 세그먼트화 데이터 라인(120-122)를 따라 동시에 전송될 수 있게 된다. 도 4 (후술됨)와 관련하여 더욱 상세히 나타내고 있는 바와 같이, 개시기는 전송되고 있는 데이터가 유효한 것을 확실히 하기 위해 클럭 상태 머신(200)을 이용한다. 개시기(111)내의 자기 동기 상태 머신(204)은 멀티플렉서(206)를 제어하여 래치(202) 중 하나로부터의 데이터를 선택하도록 하고, 이 신호는 다음 인접하는 하류측 전파기(112)에 전달되게 된다. 자기 동기 상태 머신은 다음 후속의 전파기(112)에 요청을 행하고 일단 전파기가 데이터를 수신하여 확인하면 전파기(112)로부터 확인 신호를 수신하게 된다. 확인 신호가 수신되면, 멀티플렉서(206)는 여러 래치(202)로부터 데이터를 선택하여 이것을 인접한 하류측 전파기(112)에 전송한다. 따라서, 본 발명은 확인 신호가 데이터 타겟 보다 데이터 소스에 더 인접하여 위치된 전파기로부터 나오기 때문에 더욱 빠르게 수신되게 되므로 신호 전송 시간을 줄인다.
다음에, 각 전파기(112)는 데이터가 수집기에 이를 때까지 다음 하류측 전파기와 통신한다. 데이터 전파기는 데이터 전파기 각각이 데이터를 다음 데이터 전 파기로 보냄에 따라 데이터 수신 확인 신호를 이전의 데이터 전파기 (및 개시기)에 보내게 된다. 따라서, 전파기(112)는 함께 동작하여 세그먼트화 데이터 라인(120-122)의 여러 세그먼트 각각이 동시에 여러 데이터 부분을 이송할 수 있게 한다.
도 3은 데이터 부분을 다시 개시기(111)에 제시되었던 크기와 동일하게 모으는 방법을 설명한다. 다시 말해, 수집기(114)는 모든 여러 데이터 부분이 모든 세그먼트화 데이터 라인 부분을 따라 개별적으로 전송된 후에 여러 데이터 부분을 원래의 단일의 데이터 전송으로 조합한다. 각 데이터 부분은 수신됨에 따라, 수집기(114) 내의 개별의 래치(300)에 저장된다. 동일한 유형의 자기 동기 상태 머신(204)와 클럭 상태 머신(200)이 수집기(114)에 의해 이용되어 전송 데이터를 자기 동기 도메인으로부터 다시 클럭 도메인 내에 오게 한다 (이 클럭 도메인이 이전의 클럭 도메인과 다른 주파수에서 동작하고 있는 경우에도).
도 4에 나타낸 구조는 자기 동기 상태 머신(204)이 적절히 진행 및 제어할 수 있게 한다. 도 4에 나타낸 바와 같이 뮐러 C-요소 (Mueller C-element)는 요청 (Rec 1) 및 Ack (Ack 2) 입력와 Ack 1 출력을 갖는다. 뮐러 C-요소(400)의 동작에 따르면, Rec 1 및 Ack 2가 다른 경우 미해결의 요청이 있게 되고, 이들이 동일한 경우 데이터는 이 단계의 래치에 캡쳐되고 Ack 1은 송출된다. Ack 1에서의 에지는 (XOR 소자(404)에서 실행되는 딜레이(403)의 비교로 결정됨) 상태의 변경을 나타내어, 상태 머신의 변경을 신호 보내는 데에 이용된다. 이 펄스를 형성하기 위해 Ack 1가 에지 검출 회로 (딜레이(403) 및 배타적 OR 게이트(404))를 통해 전송되므로 매 에지 마다 펄스를 형성하게 된다. 이 펄스는 상태 머신 로직(402)이 진행 및 제어하는 데에 이용되는 아이템(405)에서의 상태 머신의 래치를 클럭화한 것이다.
세그먼트화 데이터 라인은 도 5에 나타낸 바와 같이 하나의 데이터 소스와 하나의 데이터 타겟 간의 하나의 데이터 통신선일 수 있거나 적어도 하나의 데이터 소스와 다수의 데이터 타겟 간의 데이터 통신 네트워크일 수 있다. 더욱 구체적으로, 도 5는 다수의 세그먼트화 데이터 경로를 따라 데이터를 전파하는 데에 이용될 수 있는 확장기(113)를 설명한다. 확장기(113)는 N 세트의 수신 신호를 수신하고 중재를 실행하는 능력을 가지며, 충돌이 없는 경우 이들을 전송 경로 상으로 라우트시킨다. 충돌이 존재하면, 제1 세트가 전송 단계를 소거할 때 까지 N 세트의 수신 신호는 버퍼/시간 지연 요소를 필요로 하게 된다. 제1 세트가 전송 단계를 일단 소거하면, 다음 세트의 시간 버퍼링된 수신 신호는 모든 N 세트의 수신 신호가 확장기를 소거할 때 까지 라우트되게 된다. 따라서, 도 5는 다수의 목적지가 가능한 비동기성 송/수신 장치를 나타내고 있다.
도 6은 본 발명의 흐름도를 나타낸다. 아이템 600에서, 본 발명은 하나의 데이터 전송을 여러 데이터 부분으로 나눈다. 다음에, 아이템 602에서, 본 발명은 세그먼트화 데이터 라인의 제1 세그먼트를 따라 제1 데이터 부분을 전파한다. 아이템 604에서, 본 발명은 세그먼트화 데이터 라인의 제2 세그먼트를 따라 제1 데이터 부분을 전파하고 제1 세그먼트를 따라 제2 데이터 부분을 전파한다. 아이템 606에서, 본 발명은 모든 여러 데이터 부분이 모든 세그먼트화 데이터 라인 부분을 따라 개별적으로 전송된 후에 여러 데이터 부분을 하나의 데이터 전송으로 모은다.
종래의 데이터 전송 시스템과 비교하여, 본 발명은 동일한 레이턴시를 제공하면서 여전히 (임의 크기의 전송선에 대한) 수율을 상당히 증가시킨다. 예를 들어, 종래의 일 바이트 전송선은 과도한 저항-용량성 (RC) 효과를 해결하기 위해서 네 개의 버퍼를 포함할 수 있다. 이들 버퍼는 전송선을 5개의 부분으로 나눈다. 이 예에서는, 각 버퍼가 하나의 추가의 클럭 주기를 소모한다고 가정되기 때문에 전송선 (데이터 소스)의 일 단부로부터 전송선의 다른 단부로 전송하는 데에는 5개의 클럭 주기가 소요된다고 가정된다. 데이터가 수신된 후에, 확인 신호가 전송선의 시작으로 다시 되돌리는 데에는 추가적으로 5 클럭 주기가 걸리게 된다. 따라서, 이런 종래의 데이터 전송선을 따라 일 바이트의 데이터를 전송하는 데에 10 클럭 주기가 걸린다. 따라서, 동일한 종래의 전송선을 따라 5 바이트의 데이터를 전송하는 데에는 50 클럭 주기가 걸리게 된다.
반대로, 본 발명에서는, 유사한 일 바이트 전송선이 네 개의 전파기를 이용하여 5개의 세그먼트로 분할되게 된다. 이 예에서, 전파기는 버퍼가 상술된 종래의 데이터 전송선에 위치되어 있는 것과 동일한 위치에 놓이게 된다. 일 클럭 주기가 제1 바이트의 데이터를 개시기의 일 바이트 버퍼들 중 하나로부터 제1 전파기로 보내는 데에 필요하고 또 다른 클럭 주기는 제1 전파기로부터 다시 개시기로 확인 신호를 보내는 데에 필요하다. 제3 클럭 주기에서, 개시기는 데이터 전송선의 제1 세그먼트를 따라 다른 일 바이트 버퍼로부터 제2 바이트의 데이터를 전송하는 동시에 제1 전파기는 제1 부분의 데이터를 다음 전파기 (예를 들어, 라인 내의 제2 전파기)에 보내고 있다. 제4 주기에서, 제2 전파기는 제1 전파기에 확인 신호를 보내고 동시에 제1 전파기는 개시기에 확인 신호를 보낸다. 본 발명의 이 과정은 모든 5 바이트의 데이터 전송될 때까지 반복되게 된다. 본 발명에서는, 새로운 바이트의 데이터는 일 클럭 주기 걸러 보내질 수 있다 (예를 들어, 확인 신호가 라인 내의 다음 전파기로부터 수신되자 마자).
따라서, 본 발명의 데이터 전송선에서, 제1 바이트의 데이터는 10 클럭 주기로 전송되게 되고, 따라서 본 발명은 상술된 종래의 전송선과 동일한 레이턴시를 갖는다. 그러나, 11번째 클럭 주기에서, 본 발명의 데이터 전송선은 데이터 전송선의 제1 세그먼트를 따라 5번째 바이트의 데이터를 전송하고 있다 (반면 종래의 시스템은 11번째 클럭 주기에서 제2 바이트의 데이터의 전송을 시작할 뿐이다). 본 발명의 데이터 전송선의 5번째 바이트의 데이터는 전송선의 시작부터 전송선의 종료 까지의 여정을 완성하는 데에 10 클럭 주기를 필요로 한다. 따라서, 본 발명에서, 5 바이트 모두는 종래의 시스템에서 필요한 50 클럭 주기 보다 상당히 단축된 21 클럭 주기 만에 전송되게 된다. 따라서, 본 발명은 수율을 크게 증가시켜, 동일한 크기 (및 동일한 길이)의 데이터 전송선을 통해 동일한 양의 데이터를 전송하는 데에 필요한 클럭 주기수를 감소시킨다.
본 발명이 바람직한 실시예로 설명되고 있지만, 당업자라면 본 발명이 첨부한 청구범위의 정신 및 영역 내에서 수정하여 실행될 수 있다는 것이 이해될 것이다.

Claims (10)

  1. 집적 회로 칩에 있어서:
    세그먼트화 데이터 라인; 및
    상기 세그먼트화 데이터 라인의 세그먼트 간에 위치된 데이터 전파기
    를 포함하고, 상기 데이터 전파기는 상기 세그먼트화 데이터 라인의 세그먼트를 따라 여러 데이터 부분을 동시에 전파시키며, 상기 세그먼트화 데이터 라인의 제1 세그먼트가 제1 데이터 부분을 이송하는 동시에 상기 세그먼트화 데이터 라인의 제2 세그먼트가 제2 데이터 부분을 이송하는 집적 회로 칩.
  2. 제1항에 있어서, 상기 세그먼트화 데이터 라인에 연결된 수집기를 더 포함하고, 상기 수집기는 상기 여러 데이터 부분을 하나의 데이터 전송으로 조합하는 집적 회로 칩.
  3. 제2항에 있어서, 상기 하나의 데이터 전송을 상기 여러 데이터 부분으로 나누는 개시기를 더 포함하는 집적 회로 칩.
  4. 제2항에 있어서, 상기 여러 데이터 부분은 자기 동기 데이터 부분을 포함하는 집적 회로 칩.
  5. 제1항에 있어서, 상기 세그먼트화 데이터 라인은 하나의 데이터 소스와 하나의 데이터 타겟 간의 하나의 데이터 통신선을 포함하는 집적 회로 칩.
  6. 제1항에 있어서, 상기 세그먼트화 데이터 라인은 적어도 하나의 데이터 소스와 복수의 데이터 타겟 간에 데이터 통신 네트워크를 포함하는 집적 회로 칩.
  7. 제1항에 있어서, 상기 데이터 전파기는 상기 데이터 전파기 각각이 데이터를 다음 데이터 전파기에 전송함에 따라 데이터 수신 확인 신호를 이전의 데이터 전파기에 보내는 집적 회로 칩.
  8. 집적 회로 칩에 있어서:
    데이터 소스;
    데이터 타겟;
    상기 데이터 소스와 상기 데이터 타겟 간의 세그먼트화 데이터 라인;
    상기 데이터 소스 및 상기 세그먼트화 데이터 라인의 제1 세그먼트에 연결된 데이터 전송기 - 상기 데이터 전송기는 상기 세그먼트화 데이터 라인을 따른 전송을 위해 상기 데이터 소스로부터의 데이터를 마련함 - ;
    상기 세그먼트화 데이터 라인의 상기 제1 세그먼트와 상기 세그먼트화 데이터 라인의 제2 세그먼트에 연결된 적어도 하나의 데이터 전파기 - 상기 데이터 전파기는 상기 데이터 전송기에 데이터 수신 확인 신호를 보내고 상기 세그먼트화 데이터 라인의 상기 제2 세그먼트를 따라 상기 데이터를 전파하므로, 상기 세그먼트화 데이터 라인의 상기 제1 세그먼트가 제1 데이터 부분을 이송하는 동시에 상기 세그먼트화 데이터 라인의 상기 제2 세그먼트가 제2 데이터 부분을 이송함 - ; 및
    상기 세그먼트화 데이터 라인의 상기 제2 세그먼트 및 상기 데이터 타겟에 연결된 데이터 수신기 - 상기 데이터 수신기는 상기 데이터 타겟에 의한 수신을 위해 상기 세그먼트화 데이터의 상기 제2 세그먼트로부터의 데이터를 마련함 -
    를 포함하는 집적 회로 칩.
  9. 제8항에 있어서, 상기 데이터 전송기, 상기 데이터 전파기, 및 상기 데이터 수신기는 서로 동기화되는 집적 회로 칩.
  10. 제8항에 있어서, 상기 데이터 전송기는 상기 데이터 소스로부터 수신된 데이터 세그먼트를 복수의 작은 자기 동기 데이터 부분으로 나누는 집적 회로 칩.
KR1020067000020A 2003-07-01 2004-07-01 파이프라인식 삽입을 위한 회로 및 방법 KR100818908B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/604,205 US7065602B2 (en) 2003-07-01 2003-07-01 Circuit and method for pipelined insertion
US10/604,205 2003-07-01

Publications (2)

Publication Number Publication Date
KR20060083406A KR20060083406A (ko) 2006-07-20
KR100818908B1 true KR100818908B1 (ko) 2008-04-04

Family

ID=33552187

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067000020A KR100818908B1 (ko) 2003-07-01 2004-07-01 파이프라인식 삽입을 위한 회로 및 방법

Country Status (6)

Country Link
US (1) US7065602B2 (ko)
EP (1) EP1639655A4 (ko)
JP (1) JP2007531064A (ko)
KR (1) KR100818908B1 (ko)
CN (1) CN100426532C (ko)
WO (1) WO2005006453A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7948497B2 (en) * 2005-11-29 2011-05-24 Via Technologies, Inc. Chipset and related method of processing graphic signals
KR100791176B1 (ko) * 2006-08-28 2008-01-02 엘지전자 주식회사 디지털 데이터 폭 정합을 통한 인터페이스 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990022113A (ko) * 1996-03-29 1999-03-25 엠. 제이. 엠. 반캄 상수 및 일정한 공통 모드 출력 전류를 갖는 레일 투 레일 입력스테이지
US6415344B1 (en) * 1998-04-29 2002-07-02 Stmicroelectronics Limited System and method for on-chip communication
US6630904B2 (en) * 1999-02-02 2003-10-07 The Charles Stark Draper Laboratory, Inc. Deeply-integrated adaptive INS/GPS navigator with extended-range code tracking

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS607538A (ja) * 1983-06-27 1985-01-16 Dainippon Screen Mfg Co Ltd デ−タ転送制御方法
US4727370A (en) * 1985-12-17 1988-02-23 Ampex Corporation Method and system for synchronous handshake generation
JPS6376610A (ja) * 1986-09-19 1988-04-06 Fujitsu Ltd 遅延回路
JPH04140941A (ja) * 1990-10-01 1992-05-14 Nakanishi Kinzoku Kogyo Kk 多重送受信装置
US5121003A (en) * 1990-10-10 1992-06-09 Hal Computer Systems, Inc. Zero overhead self-timed iterative logic
US5369640A (en) * 1993-04-16 1994-11-29 Digital Equipment Corporation Method and apparatus for clock skew reduction through remote delay regulation
GB9412286D0 (en) * 1994-06-18 1994-08-10 Philips Electronics Uk Ltd Communications system
US5640422A (en) * 1994-08-02 1997-06-17 International Automated Systems, Inc. Digital communications modulation method and apparatus
US5754807A (en) * 1995-11-20 1998-05-19 Advanced Micro Devices, Inc. Computer system including a multimedia bus which utilizes a separate local expansion bus for addressing and control cycles
US5712883A (en) * 1996-01-03 1998-01-27 Credence Systems Corporation Clock signal distribution system
US5787273A (en) * 1996-12-13 1998-07-28 Advanced Micro Devices, Inc. Multiple parallel identical finite state machines which share combinatorial logic
US6275975B1 (en) * 1997-01-16 2001-08-14 Advanced Micro Devices, Inc. Scalable mesh architecture with reconfigurable paths for an on-chip data transfer network incorporating a network configuration manager
US6018782A (en) * 1997-07-14 2000-01-25 Advanced Micro Devices, Inc. Flexible buffering scheme for inter-module on-chip communications
US5930525A (en) * 1997-04-30 1999-07-27 Adaptec, Inc. Method and apparatus for network interface fetching initial and data burst blocks and segmenting blocks and scheduling blocks compatible for transmission over multiple virtual circuits
KR100291185B1 (ko) * 1997-06-26 2001-07-12 박종섭 클럭 스큐를 최소화하는 장치
JPH11112576A (ja) * 1997-10-06 1999-04-23 Hitachi Ltd インターネットワーク装置のコネクション制御方法
US6049882A (en) * 1997-12-23 2000-04-11 Lg Semicon Co., Ltd. Apparatus and method for reducing power consumption in a self-timed system
US6279142B1 (en) 1998-10-02 2001-08-21 International Business Machines Corporation Method of on-chip interconnect design
JP2000307674A (ja) * 1999-04-23 2000-11-02 Nec Corp 信頼性の低い低速回線を使った高効率で信頼性の高いデータ転送方法および装置
US6606360B1 (en) * 1999-12-30 2003-08-12 Intel Corporation Method and apparatus for receiving data
US6587815B1 (en) * 2000-02-04 2003-07-01 Sun Microsystems, Inc. Windowing scheme for analyzing noise from multiple sources
US6426656B1 (en) * 2000-04-19 2002-07-30 Velio Communications, Inc. High speed, low-power inter-chip transmission system
US6738795B1 (en) * 2000-05-30 2004-05-18 Hewlett-Packard Development Company, L.P. Self-timed transmission system and method for processing multiple data sets
US20020161978A1 (en) 2001-02-28 2002-10-31 George Apostol Multi-service system-on-chip including on-chip memory with multiple access path
AU2002307129A1 (en) 2001-04-03 2002-10-21 Carnegie Mellon University Electronic circuit device, system and method
US20030101170A1 (en) * 2001-05-25 2003-05-29 Joseph Edelstein Data query and location through a central ontology model
GB2377138A (en) * 2001-06-28 2002-12-31 Ericsson Telefon Ab L M Ring Bus Structure For System On Chip Integrated Circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990022113A (ko) * 1996-03-29 1999-03-25 엠. 제이. 엠. 반캄 상수 및 일정한 공통 모드 출력 전류를 갖는 레일 투 레일 입력스테이지
US6415344B1 (en) * 1998-04-29 2002-07-02 Stmicroelectronics Limited System and method for on-chip communication
US6630904B2 (en) * 1999-02-02 2003-10-07 The Charles Stark Draper Laboratory, Inc. Deeply-integrated adaptive INS/GPS navigator with extended-range code tracking

Also Published As

Publication number Publication date
US7065602B2 (en) 2006-06-20
EP1639655A4 (en) 2008-03-05
CN1846315A (zh) 2006-10-11
CN100426532C (zh) 2008-10-15
KR20060083406A (ko) 2006-07-20
WO2005006453A1 (en) 2005-01-20
EP1639655A1 (en) 2006-03-29
JP2007531064A (ja) 2007-11-01
US20050001280A1 (en) 2005-01-06
WO2005006453A8 (en) 2007-03-15

Similar Documents

Publication Publication Date Title
EP0666541B1 (en) Apparatus and method for operating chips synchronously at speeds exceeding the bus speed
US7328399B2 (en) Synchronous serial data communication bus
KR100758983B1 (ko) Ｇａｌｓ 기반 네트워크 온 칩 및 그 데이터 전송방법
US20070300095A1 (en) Double Data Rate Chaining for Synchronous DDR Interfaces
US6772251B1 (en) Bit interleaved data serial interface
IL144674A (en) Dynamic wave interface device and methods
US7426632B2 (en) Clock distribution for interconnect structures
US20130275628A1 (en) High speed interface for daisy-chained devices
KR100818908B1 (ko) 파이프라인식 삽입을 위한 회로 및 방법
US5799175A (en) Synchronization system and method for plesiochronous signaling
US6640277B1 (en) Input staging logic for latching source synchronous data
KR100337059B1 (ko) 탄성 버스 인터페이스 데이터 버퍼
US7096375B2 (en) Data transfer circuit between different clock regions
US6067629A (en) Apparatus and method for pseudo-synchronous communication between clocks of different frequencies
US7406546B1 (en) Long-distance synchronous bus
US6430697B1 (en) Method and apparatus for reducing data return latency of a source synchronous data bus by detecting a late strobe and enabling a bypass path
KR100855968B1 (ko) 트라이 스테이트 양방향 버스의 전달지연을 보상하는 방법및 이를 이용하는 반도체 장치
US9069906B2 (en) Method for sharing a resource and circuit making use of same
KR100266963B1 (ko) 전송되는 패킷을 오버래핑하여 인터페이스의 대기시간을 감소시키는 방법 및 장치
US7453882B2 (en) Apparatus and method for asynchronously controlling data transfers across long wires
Audet et al. Pipelining communications in large VLSI/ULSI systems
US6282149B1 (en) Circuit and method for synchronized data banking
CN111435340B (zh) 互联网总线单元及数据传输方法、wishbone互联网模块、芯片
US6091783A (en) High speed digital data transmission by separately clocking and recombining interleaved data subgroups
CN113168205B (zh) 用于低功率设计的用于基于事务的传输时钟门控的装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110201

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee