RU2000603C1 - Микропроцессорна система - Google Patents
Микропроцессорна системаInfo
- Publication number
- RU2000603C1 RU2000603C1 SU04950561A SU4950561A RU2000603C1 RU 2000603 C1 RU2000603 C1 RU 2000603C1 SU 04950561 A SU04950561 A SU 04950561A SU 4950561 A SU4950561 A SU 4950561A RU 2000603 C1 RU2000603 C1 RU 2000603C1
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- outputs
- inputs
- information
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
Использование: в системах автоматики повышенной надежности. Цель изобретени - повышение помехоустойчивости системы . Система содержит первый и второй каналы 1 и 2 обработки информации, в каждом из которых имеетс микропроцессорное устройство 3.1 и 3.2, первые 4.1 и 4.2 и вторые 5.1 и 5.2 порты обработки информации , блоки 6.1 и 6.2 формировани контрольного сигнала, содержащие делители 7.1 и 7.2 частоты, соединенные первым выходом со счетными входами регистров 8.1 и 8.2 сдвига, выходы которых через элементы НЕ 9.1 и 9.2 соединены с входом последовательной записи, а также элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10,1 и 10.2. причем выходы блоков 6.1 и 6.2 подключены к второму и третьему входам элемента 15 сравнени , выход которого вл етс контрольным выходом устройства, а также первый генератор 11 тактовых импульсов, соединенный выходом с входом микропроцессорного устройства первого канала 1 обработки информации , и генератор 14 одиночного импульса , соединенный выходом с входом запуска элемента 15 сравнени и входами установки микропроцессорных устройств 3.1 и 3.2 и регистров 8.1 и 8.2 сдвига. Кроме того, система содержит второй генератор 11 тактовых импульсов, соединенный выходом с входом микропроцессорного устройства второго канала 2 обработки информации, и генератор 12 контрольной частоты, соединенный выходом с первым входом элемента 15 сравнени , причем выходы первых портов 4,1 и 4,2 обмена информацией микропроцессорных устройств обьединены двусторонним каналом св зи, а выходы вторых информационных портов 5.1 и 5.2 подключены к информационным входам соответствующих регистров 8.1 и 8.2 сдвига в блоках 6.1 и 6.2 формировани контрольного сигнала. Счетные входы делителей 7.1 и 7.2 частоты подключены к выходу элемента 15 сравнени , а входы установки в О этих делителей подключены к выходу генератора 14 одиночного импульса. Выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10.1 и 10.2 вл ютс выходами блоков 6.1 и 6.2, при этом первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с третьими выходами делителей 7.1 и 7.2 частоты, вторые входы - с выходами регистров 8.1 и 8.2 сдвига , а вторые выходы делителей 7.1 и 7.2 частоты соединены с входами параллельной записи данных регистров 8.1 и 8.2 сдвига и с входом управлени микропроцессорного устройства. 1 ил. К с о о ее п
Description
Изобретение относитс к импульсной и вычислительной технике и может быть использовано в системах автоматики повышенной надежности.
Целью изобретени вл етс повышение помехоустойчивости системы.
На чертеже представлена функциональна схема системы.
Система содержит первый 1 и второй 2 каналы обработки информации, в каждом из которых имеетс микропроцессорное устройство 3.1(3.2), первые 4.1(4.2) и вторые 5.1(5.2) порты обмена информацией, блок 6.1(6.2) формировани контрольного сигнала , который содержит делитель 7.1(7.2) частоты , регистр 8.1(8.2) сдвига, элемент НЕ 9.1(9.2), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 19.1(10.2). Кроме того, в состав устройства вход т первый генератор 11 тактовых импульсов , генератор 12 контрольной частоты, второй генератор 13 тактовых импульсов, генератор 14 одиночного импульса, элемент 15 сравнени .
Система работает следующим образом. При включении питани на вход микропроцессорных устройств 3.1 и 3.2, делителей 7.1 и 7.2 частоты и регистров 8.1 и 8.2 сдвига поступает короткий сигнал сброса, привод щий их в начальное нулевое состо ние . Генераторы 11 и 13 тактовых импульсов не требуют синхронизации, и микропроцессорные устройства 3.1 и 3.2 работают асинхронно.
. С выхода генератора 12 подаетс частота , проход ща через элемент 15 сравнени на контрольный выход и поступающа на счетный вход делителей 7.1 и 7.2 частоты блоков формировани контрольного сигнала . С второго выхода делителей 7.1 и 7.2 частота (равна частоте на контрольном выходе элемента 15 сравнени , деленна на 8) поступает на С-входы регистров 8.1 и 8.2 сдвига.
Система работает в циклическом режиме , Под циклом понимаетс двукратный прогон байта информации, занесенного в регистр 8.1(8.2) сдвига. Сигналы с выходов регистров 8.1(8.2) сдвига поступают на элемент 15сравнени черезэлементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10.1 и 10.2, который при первом цикле прохода их не инвертирует, и через элементы 9.1 и 9.2 - на вход последовательного приема регистров 8.1 и 8.2 сдвига .
В следующем проходе цикла эти инверсные сигналы с выходов регистров 8 1 и 8.2 сдвига через вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10.1 и 10.2 подаютс на второй и третий входы элемента 15 сравнени . С первого выхода делителей 7 1 и 7.2
частоты сигналы поступают на входы управлени микропроцессорных устройств 3.1 и 3.2 и на V-входы регистров 8.1 и 8.2 сдвига. Микропроцессорные устройства 3.1 и
3.2 производ т опрос информации и при обнаружении переднего фронта этих сигналов выставл ют данные, которые через вторые порты 5.1 и 5.2 обмена информацией и блоки 6.1 и 6.2 формировани контрольного
сигнала поступают на элемент 15 сравнени .
По заднему фронту сигналов с первого выхода делителей 7.1 и 7.2 частоты данные из вторых портов 5.1 и 5.2 обмена информацией переписываютс в регистры 8.1 и 8.2 сдвига. При этом сигнал на третьих выходах делителей 7.1 и 7.2 частоты мен етс на противоположный, и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10.1 и 10.2 станов тс инверто
рами по отношению к сигналам, идущим с
5
выхода регистров 8.1 и 8.2 сдвига на элемент 15 сравнени .
Перед выдачей информации микропроцессорные устройства 3.1 и 3.2 осуществл 5 Ют обмен информацией между собой через первые 4.1 и 4.2 порты обмена информацией , каждый из которых независимо прове- р ет данные, полученные от другого микропроцессорного устройства, со своими
0 на предмет допустимости рассогласовани . Если каждый из МП-устройств решит, что рассогласование допустимо, то исходные данные дл дальнейшей работы и дл выдачи на элемент 15 сравнени принимаютс одинаковыми, после чего через вторые
5.1 и 5.2 порты обмена информацией и блоки 6.1 и 6.2 формировани контрольного сигнала информаци выдаетс на элемент 15 сравнени . Если же какой-либо из МП-уст0 ройств сочтет, что рассогласование между своими и чужими данными недопустимо велико , то он выдаст на элемент 15 сравнени свою, не совпадающую с другим МП-устройством , информацию. Элемент 15 сравнени
5 обнаружит рассогласование данных, приход щих из микропроцессорных устройств, и прекратитс выдача частоты на контрольном выходе. При условии разрешени генератор 14 одиночного импульса выдаст на
0 первый 1 и второй 2 каналы обработки информации короткий импульс сброса, и произойдет перезапуск каналов обработки информации. Если следующее рассогласование (запрос на очередной запуск) от пер5 вого 1 и второго 2 каналов обработки информации придет за врем , меньшее заранее установленного времени t (врем готовности схемы запуска) то элемент 15 сравнени не перезапугтигс и отключит контрольный выход окончатгльно
Claims (1)
- Формула изобретениМикропроцессорна система, содержаща первый и второй каналы обработки информации , каждый из которых включает микропроцессорное устройство, первый и второй порты обмена информацией, блок формировани контрольного сигнала, который содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, делитель частоты, первый выход кото- рого соединен с синхровходом регистра сдвига, выход которого через элемент НЕ соединен с информационным входом последовательной записи регистра сдвига, причем информационные выходы блоков формировани контрольного сигнала каждого канала подключены соответственно к первому и второму информационным входам элемента сравнени , выход которого вл етс контрольным выходом системы. первый генератор тактовых импульсов, выход которого соединен с входом синхронизации микропроцессорного устройства первого канала обработки информации, и генератор одиночного импульса, вход кото- рого соединен с входом разрешени элемента сравнени и входами установки микропроцессорных устройств и регистров сдвига, отличающа с тем, что, с целью повышени помехоустойчивости, в систему введен второй генератор тактовых импульсов, соединенный выходом с входомсинхронизации микропроцессорного устройства второго канала обработки информации , и генератор контрольной частоты, выход которого соединен с частотным входом эл ёмента сравнени , первые входы/выходы первых портов обмена информацией первого и второго каналов обработки информации соединены между собой, выходы вторых портов обмена информацией подключены к информационным параллельным входам регистров сдвига соответствующих блоков формировани контрольного сигнала , синхровходы делителей частоты которых подключены к выходу элемента сравнени , входы установки в О делителей частоты подключены к выходу генератор одиночного импульса, выходы ИСКЛЮЧАЮЩЕЕ ИЛИ в каждом из блоков формировани контрольного сигнала вл ютс информационными выходами этих блоков, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым выходом делител частоты, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом регистра сдвига, третий выход делител частоты соединен с входом параллельной записи данных регистра сдвига и с входом управлени микропроцессорного устройства, информаци9нные вход/выходи выход микропроцессорного устройства в каждом канале соединены соответственно с вторым входом/выходом первого и входом второго портов обмена информацией.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU04950561A RU2000603C1 (ru) | 1991-06-27 | 1991-06-27 | Микропроцессорна система |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU04950561A RU2000603C1 (ru) | 1991-06-27 | 1991-06-27 | Микропроцессорна система |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2000603C1 true RU2000603C1 (ru) | 1993-09-07 |
Family
ID=21581958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU04950561A RU2000603C1 (ru) | 1991-06-27 | 1991-06-27 | Микропроцессорна система |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2000603C1 (ru) |
-
1991
- 1991-06-27 RU SU04950561A patent/RU2000603C1/ru active IP Right Revival
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5006979A (en) | Phase synchronization system | |
GB1357028A (en) | Data exchanges system | |
RU2000603C1 (ru) | Микропроцессорна система | |
JPS58129621A (ja) | タイミング・パルス分配装置 | |
SU540264A1 (ru) | Устройство дл синхронизации сигналов | |
SU565294A1 (ru) | Устройство дл синхронизации входных сигналов многоканальной дискретной системы | |
SU471582A1 (ru) | Устройство дл синхронизации импульсов | |
RU1786675C (ru) | Устройство дл цикловой синхронизации | |
SU790225A1 (ru) | Устройство дл синхронизации импульсов | |
SU1201828A1 (ru) | Устройство дл ввода информации от двухпозиционных датчиков | |
SU1157544A1 (ru) | Устройство дл функционально-параметрического контрол логических элементов | |
US5179349A (en) | Start coincidence circuit of asynchronous signals | |
SU847310A1 (ru) | Устройство дл синхронизации системыОбМЕНА иНфОРМАциЕй | |
SU1117624A1 (ru) | Устройство дл управлени обменом по асинхронной магистрали вычислительной системы | |
SU809135A1 (ru) | Устройство дл синхронизации сис-ТЕМы ВычиСлиТЕльНыХ МАшиН | |
SU1236384A1 (ru) | Цифровой частотомер | |
SU942028A1 (ru) | Устройство дл синхронизации сигналов | |
SU1621037A1 (ru) | Устройство дл управлени обменом информацией между ЭВМ и группами абонентов | |
SU444177A1 (ru) | Устройство дл регистрации случайных импульсов | |
SU1037237A1 (ru) | Устройство дл ввода информации | |
RU1797136C (ru) | Устройство дл опроса абонентов | |
SU458829A1 (ru) | Устройство дл синхронизации вычислительной системы | |
SU1267613A1 (ru) | Синхронный делитель частоты на 21 | |
SU1732350A1 (ru) | Устройство дл сопр жени ЭВМ с линией св зи | |
SU1714612A1 (ru) | Устройство дл обмена информацией |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PD4A | Correction of name of patent owner | ||
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20060628 |
|
NF4A | Reinstatement of patent |
Effective date: 20080920 |