RU1786675C - Устройство дл цикловой синхронизации - Google Patents

Abstract

Изобретение относитс  к технике электрической св зи и может примен тьс  в приемниках синхронизации в цифровых системах передачи. Цель изобретени  - повышение точности цикловой синхронизации. Устройство содержит первый триггер 1, первый элемент И-НЕ 2, первый регистр 3, второй 4, третий 5 и четвертый 6 триггеры, первый 7 и второй 8 счетчики, первый 9 и второй 10.элементы ИЛИ-НЁ, первый 11, второй 12, третий 13, четвертый 14 и п тый 15 элементы НЕ, второй регистр 16, третий 17 и четвертый 18 регистры-, второй 19, третий 20, четвертый 21 и п тый 22 элементы И-НЕ, третий элемент ИЛИ-НЕ 23, резистор 24 и конденсатор 25. Устройство обеспечивает высокую точность синхронизации. 2 ил.

Description

Изобретение относитс  к технике электрической св зи, в частности, к устройствам дл  цикловой синхронизации и может примен тьс  в приемниках синхронизации в цифровых системах передачи.

Цель изобретени  - повышение точности цикловой синхронизации.

На фиг. 1 приведена структурна  электрическа  ;с,хема устройства дл  цикловой синхронизации; на фиг. 2 - временные диаграммы , по сн ющие его работу.

Устройство дл  цикловой синхронизации содержит первый триггер 1, первый элемент И-НЕ 2, первый регистр 3, второй 4, третий 5 и четвертый б триггеры, первый 7 и второй 8 счетчики, первый 9 и второй 10 элементы ИЛИ-НЕ, первый 11, второй 12, третий 13, четвертый 14 и п тый 15 элементы НЕ, второй регистр 16, третий 17 и четвертый 18 регистры, второй 19, третий 20, четвертый 21 и п тый 22 элементы И-НЕ, третий элемент ИЛИ-НЕ 23, резистор 24 и конденсатор 25.

Устройство дл  цикловой синхронизации работает следующим образом.

Последовательность тактовых импульсов , поступающа  на вход тактовых импульсов устройства, подаетс  на вход синхронизации первого триггера, 1, обеспечивающего деление частоты и воздействующего на вход разрешени  тактовым импульсам первого счетчика 7, с выхода четвертого разр да которого сигнал поступает на вход разрешени  тактовым импульсам второго счетчика 8. Последовательности импульсов , формируемые на выходах первого и второго счетчиков 7 и 8 (фиг. 2 м, н, с, п, р) поступают на выходы синхронизирующих импульсов устройства.

Информационный сигнал, поступающий на информационный вход устройства, разбит на циклы, содержащие определенное количество разр дов информации, Дл  того, чтобы эту информацию можно было выделить на приеме, в начале одного цикла помещаетс  синхрокомбинаци , состо ща  из семи разр дов 0011011, в начале, следующего цикла на временном интервале, соответствующем первому разр ду синхрокомбинации, устанавливаетс  логический сигнал 1, который помогает определить истинную синхрокомбинацию от вполне возможной такой же комбинации из семи разр дов информации в информационном сигнале. Задача устройства состоит в том, чтобы вы вить в информационном сигнале синхрокомбинацию и запустить (сфа- зировать) в момент прихода синхрокомбинации делители частоты.

Устройство работает в двух режимах. В режиме поиска синхронизма и в режиме синхронизма.

Устройство переходит из режима поиск 5 синхронизма в режим синхронизма только на приеме синхрокомбинации в одном цикле , при приеме в следующем цикле на месте первого разр да синхрокомбинации логического сигнала 1, а затем приема в следую- 10 щем цикле синхрокомбинации. Устройство переходит из режима синхронизма в режим поиска синхронизма, если четыре раза подр д в любом из двух циклов, содержащих синхрокомбинацию или не содержащих

15 синхрокомбинацию будет зафиксировано отсутствие синхрокомбинации в начале цикла , содержащего синхрокомбинацию, или отсутствие на месте первого разр да в цикле , не содержащем синхрокомбинации ло0 гической 1.

Информационный сигнал с информационного входа поступает на информационный вход первого регистра 3, а на вход синхронизации этого регистра поступает

5 последовательность тактовых импульсов со входа тактовых импульсов устройства (фиг. 2а). Сигнал с выхода четвертого разр да регистра 3 поступает на информационный вход второго регистра 16, а на вход синхро0 низации регистра 16 поступает последовательность тактовых импульсов со входа тактовых импульсов устройства. На выходах первого, второго,третьего и четвертого разр дов первого регистра 3 и выходах, перво5 го, второго и третьего разр дов второго регистра 16 формируютс  сигналы, соответствующие сигналам с информационного входа устройства, но задержанные один относительно другого на врем , равное пери0 оду тактовых импульсов с входа тактовых импульсов (фиг. 2а, б, в, г, д, е, ж, з). Сигналы с выходов первого регистра 3 и второго регистра 16 подаютс  на второй элемент И-НЕ 19 и второй элемент ИЛИ-НЕ 10 таким

5 образом, что при наличии информационного сигнала на информационном входе комбинации 0011011 на выходе второго элемента ИЛИ-НЕ 10 формируетс  логический сигнал 1 (фиг. 2и). Этот сигнал посту0 пает на информационный вход третьего триггера 5.-На вход синхронизации третьего триггера 5 поступает сигнал с выхода первого элемента ИЛИ-НЕ 9 (фиг. 2л). Этот сигнал формируетс  из последовательности такто5 вых импульсов с выходов первого триггера 1, первого счетчика 7 и второго счетчика 8 с помощью первого и четвертого элементов И-НЕ 2 и 21, интегрирующей цепочки из резистора 24 и конденсатора 25, первого элемента ИЛИ-НЕ 9, а также первого, второго , четвертого и п того элементов НЕ 11, 12, 14 и 15. Этот сигнал сформирован таким образом, что он должен совпадать своим передним фронтом с серединой сигнала на выходе второго элемента ИЛИ-НЕ 10 (фиг. 2и, л), если устройство находитс  в режиме синхронизма, так как этот сигнал формируетс  в цикле, который должен содержать синхрокомбинацию. Точно такой же сигнал, но расположенный в цикле, не содержащем синхрокомбинацию, формируетс  на выходе третьего элемента ИЛИ-НЕ 23. Этот сигнал поступает на вход синхронизации четвертого триггера 6. На информационный вход четвертого триггера 6 подаетс  сигнал с выхода третьего разр да второго регистра 16. Сигнал на выходе третьего элемента ИЛИ-НЕ 23 сформирован таким образом, что он должен совпадать своим передним фронтом с серединой логического сигнала 1 в цикле, не содержащем синхрокомбинацию , котора  формируетс  на временном интервале, соответствующем первому разр ду синхрокомбинации в цикле, содержащем синхрокомбинацию.

При совпадении сигналов на информационном входе и на входе синхронизации третьего триггера 5 на выходе триггера 5 формируетс  логический сигнал 1. При несовпадении этих сигналов на выходе третьего триггера 5 формируетс  логический сигнал О. При совпадении сигналов на информационном входе и входе синхронизации четвертого триггера 6 на выходе триггеров 6 формируетс  логический сигнал 1. При несовпадении этих сигналов на выходе четвертого триггера 6 формируетс  логический сигнал О. Сигналы с выходов третьего и четвертого триггеров 5 и 6 через третий элемент И-НЕ 20 поступают на информационный вход четвертого регистра 18. На вход синхронизации четвертого регистра 18 подаетс  сигнал с выхода первого элемента ИЛИ-НЕ 9 (фиг. 2л) через третий элемент НЕ 13. При несовпадении сигналов на информационном входе и входе синхронизации третьего триггера 5 или четвертого триггера 6 на выходе первого разр да четвертого регистра 18 формируетс  логический сигнал 1, что соответствует отсутствию синхрокомбинации в начале цикла, который должен содержать синхрокомбинацию , или отсутствие в цикле, не содержащем синхрокомбинацию, логического сигнала 1 на временном интервале, соответствующем первому разр ду синхрокомбинации . Если такое событие произойдет четыре раза подр д, то на всех выходах четвертого регистра 18 будут сформированы логические сигналы 1, а на выходе п того

элемента И-НЕ 22 сформируетс  логический сигнал О, который поступает на информационный вход второго триггера 4. На вход синхронизации второго триггера 4 подаетс  через четвертый элемент НЕ 14 последовательность импульсов с выхода четвертого разр да второго счетчика 8. Период этой последовательности импульсов равен по длительности двум циклам в ин0 формационном сигнале на информационном входе устройства. Если при приходе положительного фронта этого сигнала на информационном входе второго триггера 4 будет логический сигнал О, то на инверс5 ном выходе триггера 4 будет сформирован логический сигнал 1, который поступает на входы установки нул  первого триггера 1 и первого и второго счтечиков 7 и 8, на выходах которых будут установлены логиче0 ские сигналы О, то есть деление частоты будет остановлено. Последнее будет продолжатьс  до тех пор, пока в информационном сигнале на информационном входе не по витс  комбинаци  0011011, что приво5 дит к формированию на выходе второго элемента ИЛИ-НЕ 10 логического сигнала 1 (фиг. 26, в, г, д, е, ж, з, и). Этот сигнал поступает на информационный вход третьего регистра 17, на вход синхронизации которого

0 подаетс  последовательность тактовых импульсов с выхода первого элемента НЕ 11, что обеспечивает формирование логического сигнала 1 на выходе третьего разр да третьего регистра 17 (фиг. 2к). Этот сигнал

5 поступает на вход установки единицы второго триггера 4, обеспечива  формирование на его инверсном выходе логического сигнала О, который поступает на входы установки нул  первого триггера 1 и первого и

0 второго счетчиков 7 и 8, что приводит к формированию делением на их выходах последовательности импульсов. Если к тому времени, когда будет сформирован положительный фронт в сигнале с выхода четверто5 го элемента НЕ 14 (а врем  то равно двум циклам), на выходах третьего и четвертого триггеров 5 и 6 не будут сформированы логические сигналы 1, которые соответствуют приемам в следующем цикле после

0 прин той семиразр дной комбинации 0011011 логического сигнала 1 на временном интервале первого разр да синхрокомбинации и приему в следующем цикле семиразр дной комбинации 0011011, то

5 на инверсном выходе второго триггера 4 будет сформирован логический сигнал 1, который остановит деление частоты до прихода в информационном сигнале на информационном входе семиразр дной комбинации 0011011. С приходом на информационный вход семиразр дной комбинации 0011011 делители частоты начнут формировать на своих выходах последовательности импульсов. Если через врем , равное двум циклам, на инверсном выходе второго триггера 4 не будет сформирован логический сигнал 1 (что соответствует тому , что в следующем цикле после семиразр дной комбинации устройство прин ло логический сигнал 1 на временном интервале первого разр да синхронизации и устройство прин ло в следующем цикле семиразр дную комбинацию 0011011) то это означает, что устройство перешло из режима поиска синхронизма в режим синх- ронизма, а последовательности тактовых импульсов на выходах синхронизирующих импульсов сфазированы относительно син- хрокомбинации в информационном сигнале на информационном входе.

Claims (1)

1. Формула изобретени  Устройство дл  цикловой синхронизации , содержащее первый триггер, инверсный выход которого подключен к первому входу первого элемента И-НЕ и  вл етс  первым выходом синхронизирующих импульсов устройства, первый регистр, вход синхронизации которого  вл етс  входом тактовых импульсов, а также второй, третий и четвертый триггеры, первый и второй счетчики , первый и второй элементы ИЛИ-НЕ, первый, второй, третий, четвертый и п тый элементы НЕ, отличающеес  тем, что, с целью повышени  точности цикловой син- хронизации, введены второй, третий и четвертый регистры,второй,третий,четвертый и п тый элементы И-НЕ, первый, второй и третий элементы ИЛИ-НЕ, при этом информационный вход первого регистра  вл етс  информационным входом устройства, общей шиной которого  вл етс  R-вход первого регистра, выходы первого и второго разр дов которого подключены к первому и второму входам второго элемента И-НЕ, ин- версный выход которого и выход третьего разр да первого регистра подключены соответственно к первому и второму входам второго элемента ИЛИ-НЕ, а выход четвертого разр да первого регистра подключен к третьему входу второго элемента И-НЕ и информационному входу второго регистра, выходы первого и второго разр дов которого подключены соответственно к четвертому входу второго элемента И-НЕ и к третьему входу второго элемента ИЛИ-НЕ, а выход третьего разр да второго регистра подключен к четвертому входу второго элемента ИЛИ-НЕ и информационному входу четвертого триггера, вход синхронизации

   первого триггера и вход первого элемента НЕ соединены с входом тактовых импульсов устройства, обща  шина которого соединена с входом установки в О второго регистра и входом установки в 1 первого триггера, к входу установки в О которого, а также к входам установки в О первого и второго счетчиков подключен инверсный выход второго триггера, к входу установки в 1 которого подключен выход третьего разр да третьего регистра, к информационному входу которого, а также к информационному входу третьего триггера подключен инверсный выход второго элемента ИЛИ-НЕ, входы установки в 1 и в О которого соединены с входами установки в 1 и в О четвертого триггера и подключены к общей шине устройства, причем инверсный выход первого триггера подключен к информационному входу первого триг- гера, пр мой выход которого подключен к входу разрешени  тактовых импульсов первого счетчика, вход синхронизации которого и вход синхронизации второго счетчика подключены к общей шине устройства, а выход первого элемента НЕ подключен к второму входу первого элемента И-НЕ и входу синхронизации третьего регистра и  вл етс  вторым выходом синхронизирующих импульсов устройства, а выход третьего элемента НЕ к входу синхронизации четвертого регистра, к информационному входу которого через третий элемент И-НЕ подключен пр мой выход третьего триггера, к входу синхронизации которого, а также к входу третьего элемента НЕ подключен инверсный выход первого элемента ИЛИ-НЕ, а инверсный выход третьего элемента ИЛИ- НЕ подключен к входу синхронизации четвертого триггера, пр мой выход которого подключен к второму входу третьего элемента И-НЕ, при этом вход установки в О четвертого регистра соединен с общей шиной устройства, выходы первого, второго, третьего и четвертого разр дов четвертого регистра подключены к входам п того элемента И-НЕ, инверсный выход которого подключен к информационному входу второго триггера, вход установки в О которого соединен с общей шиной устройства, а выходы первого и второго разр дов первого счетчика подключены к третьему и четвертому входам первого элемента И-НЕ и  вл ютс  соответственно третьим и четвертым выходами синхронизирующих импульсов устройства, выход третьего разр да первого счетчика подключен к первому входу четвертого элемента И-НЕ и  вл етс  п тым выходом синхронизирующих импульсов, а выход Четвертого разр да первого счетчика подключей к второму входу четвертого элемента И-НЕ, входу разрешени  тактовых импульсов второго счетчика и  вл етс  шестым выходом синхронизирующих импульсов устройства, выходы первого и второго разр дов подключены соответственно к третьему и четвертому входам четвертого элемента И-НЕ и  вл ютс  соответственно седьмым и восьмым выходами синхронизирующих импульсов, а инверсный выход четвертого элемента И-НЕ подключен к первому входу первого элемента ИЛ И-НЕ и к четвертому входу третьего элемента ИЛ И- НЕ, к первому входу которого и второму входу первого элемента ИЛ И-НЕ через п тый элемент НЕ подключен выход третьего разр да второго счетчика,  вл ющийс  де0

   5

   в тым выходом синхронизирующих импульсов устройства, а выход четвертого разр да второго счетчика  вл етс  дес тым выходом синхронизирующих импульсов и подключен к второму входу третьего элемента ИЛИ- НЕ, а через четвертый элемент НЕ к входу синхронизации второго триггера и третьему входу первого элемента ИЛ И-НЕ, к четвертому входу которого, а также к третьему входу третьего элемента ИЛИ-НЕ, входу второго элемента НЕ и первому выводу конденсатора через резистор подключен инверсный выход первого элемента И-НЕ, при этом второй вывод конденсатора соединен с общей шиной устройства, а выход второго элемента НЕ подключен к входу установки в О третьего регистра.

   aj

   9

   4

   $

   4

   J

   Tjnjnj U lJaj Ln riJlJTJ

   JZJ

   1 I---С

   JZJ