SU1267613A1

SU1267613A1 - Синхронный делитель частоты на 21

Info

Publication number: SU1267613A1
Application number: SU853911838A
Authority: SU
Inventors: Юрий Васильевич Литвинов; Владимир Иванович Мяснов
Original assignee: Предприятие П/Я Г-4149
Priority date: 1985-04-26
Filing date: 1985-04-26
Publication date: 1986-10-30

Abstract

Изобретение относитс к цифровой технике и -может быть использовано при создании хронизаторов, цифровых синтезаторов частоты и т.д. Цель изобретени - повьшение надежности работы устройства. Делитель частоты содержит JK -триггеры 1-5, элементы И 6,7 и 8 и шины 9 и 10 сброса и тактовую и выходные шины 11 и 12. Предложенное функ1Ц1ональное соединение элементов устройства сокращает число элементов в цепи. I табл.

Description

Изобретение относится к цифровой технике и может быть использовано при создании хронизаторов, цифровых синтезаторов частота и т.п.

Цель изобретения - повышение надежности работы устройства за счет сокращения числа элементов и цепей.

На фиг. 1 изображена функциональная схема синхронного делителя часто ты на 21; на фиг. 2 - временные ди- 10 аграммы работы устройства.

Синхронный делитель частоты на 21 содержит пять JK -триггеров 1-5, первый 6, второй 7 и третий 8 элемент, ты И, шину 9 сброса устройства, так- и товую шину 10 устройства и выходные шины 11 и 12.

Счетные входы всех JK -триггеров 1 - 5 соединены с тактовой шиной 10 устройства, входы R всех JK -триг- 20 геров 1 - 5 соединены с шиной 9 сброса устройства, выходы пятого·^ -триггера 5 являются выходными шинами 11 и 12 устройства. Прямой выход первого J К -триггера 1 соединен с первым 25 входом первого элемента И 6, выход которого соединен с J - и К-входами пятого JK -триггера 5,¹¹ прямой выход которого соединен с вторым входом третьего элемента И 8, выход которо- зд го соединен с К-входом четвертого JK-триггера 4, прямой выход которого соединен с вторым входом первого элемента Иби К-входом первого JKтриггера 1, инверсный выход которого соединен с К-входом второго JK-триггера 2, прямой выход которого соединен с J -входом первого JK -триггера 1, первым входом второго элемента И 7 и К-входом третьего JK -триг- ₄₀гера 3, прямой выход которого соединен с J -входом второго JK -триггера 2, инверсный выход которого сое динен с третьим входом первого элемента Иби первым входом третьего элемента И 8, инверсный выход третьего JK -триггера 3 соединен с вторым входом второго элемента И 7, выход которого соединен с J -входом четвертого JK -триггера 4, инверсный вы- , ход которого соединен с J -входом третьего JK -триггера 3.

При указанной схеме соединения элементов предлагаемого синхронного делителя частоты на 21 логические уравнения для Jj - и Kj-входов всех JK-триггеров 1 - 5 следующие:

J,=Q₂; VO,· VQ₂Q₃ · J_s= ©ДО,;

VQ,; Κ,=0₂;

На фиг. 2 обозначено: а - входной сигнал на тактовой шине 10; 5- сигнал Q, на прямом выходе первого 1К -триггера 1; Ь - сигнал 0₂ ^напрямом выходе Q2 второго .JK -триггера 2; г - сигнал Qj на прямом выходе Qj третьего JK -триггера 3; Д. сигнал на прямом выходе четвертого JK -триггера 4). ^е - сигнал Qs на прямом вьрсоде Q₅ пятого JK -триггера 5; ^L- порядковый номер состояния предлагаемого синхронного делителя частоты на 21 и порядковый номер входного тактового импульса на тактовой шине 10.

На фиг. 1 и 2 предполагается,что JK-триггеры переключаются в очередное состояние под действием отрицательного перепада сигнала на тактовой шине 10.

Работа синхронного делителя частоты на 21 полностью описывается логическими уравнениями для Jj - и Kj-входов всех егоJК-триггеров.

Устройство работает следующим образом.

По сигнапу Сброс, поступающему по шине 9 сброса устройства, все JК-триггеры 1 - 5 устанавливаются в исходное нулевое состояние диаграммы δ’ , Ь , г , д , е на Лиг. 2 при 0 .

На основании логических уравнений для Jj и Kj -входов JK -триггеров устройство СОСТОЯНИЯ Jj - И Kj-входов следующие:

J. = 0; J₂= 0; J₃ = 1; J_A= 0; J_s=0;

K, = 0; K_z = 1; K₃= 0; ' K₄= 0;K₅=0.

Поскольку JК -триггер по последующему входному тактовому импульсу на тактовой шине 10 при J= 0 и К = 0 не изменяет своего состояния, при

J= 1 и К = 1 переключается в противоположное состояние, при J = 1 и К = 0 переключается в состояний логической единицы, а при J= 0 и К = 1 - в состояние логического нуля, то по первому на тактовой шине 10 входному тактовому импульсу (точнее по первому отрицательному перепаду сигнала на тактовой шине 10 после окончания действия сигнала Сброс на шине 9 сброса) первый 1, второй 2, четвертый 4 и пятый 5 JK-триггеры не изменяют своего,состояния и остаются в прежнем нулевом состоянии, а третий JK -триггер 3 переключается в состояние логической единицы (диаграммы на фиг. 2 при i = 1). При этом состояния вы ходов.станут равны

0= 0; Q₂= 0; Qf= 1; Q,= 0; Q₅= 0. Изменяются и состояния входов;

J,= 0; J₂= 1; J₃= 1; 4,= 0; J_s= 0;

Q, = 0; Q_z=

J, = 1; =

K, = 0; K₂ =

В третьем такте (фиг.2, при ί

I , М 3 “ ί; з₃~ 1; К_э = = 3)

К₄ = 0; К₂= 1; К₃= 0; К, =0; К_? =0. В результате по следующему, второму, входному тактовому импульсу на тактовой шине 10 устройство пере 5 ходит в свое второе состояние ((диаграммы на фиг. 2 при ί = 2), которое характеризуется следующими значениями выходов и входов JK. -триггеров:

1; Q« = 0; Q_s= 0; i; J₄= о; J_s= о; 1; K₄ = 0; K₅ = 0.

состояния выходов и входов равны

Q, = 1; Q₂= 0; Q J₍ - 0; J₂ = 0; J К, = 0; К₂ = 0; к_з

Рассматривая и далее таким же образом работу устройства, получаем все состояния выходов и входов каждого К-триггера при всех ί(таблица, фиг.2).

По 21-му тактовому импульсу устройство возвращается в исходное нулевое состояние, и затем начинается новый цикл работы, который повторяется через каждый 21-й тактовый импульс на тактовой шине 10.

В таблице показано функционирова, ние предлагаемого синхронного делителя частоты на 21.

Использование предлагаемого синх¹ронного делителя частоты на 21 позволяет уменьшить по сравнению с прототипом количество элементов и цепей, что приводит к упрощению устройства, снижению потребляемой мощности и повышению надежности и быстродействия .

Claims

Фиг.1 Изобретение относитс к цифровой технике и может быть использовано при создании хронизаторов, цифровых синтезаторов частота и т.п. Цель изобретени - повьшенисг надежности работы устройства за счет сокращени числа элементов и ц(гпей. На фиг. 1 изображена функциональна схема синхронного делител часто ты на 21; на фиг. 2 - временные диаграммы работы устройства. Синхронный делитель частоты на 21 содержит п ть JK -триггеров 1 - 5, первый 6, второй 7 и третий 8 элемен ты И, шину 9 сброса устройства, так- товую шину 10 устройства и выходные шины 11 и 12. Счетные входы всех -триггеров 1 - 5 соединены с тактовой шиной 10 устройства, входы R всех JK -триг геров 1 - 5 соедине1ш с шиной У сбро са устройства, выходы п того гера 5 вл ютс выходными шина:ми 1 1 и 12- устройства. Пр мой выход первого J -триггера 1 соединен с тгервым входом первого элемента И 6, выход которого соединен с J - и К-входами п того Jlf -триггера 5,пр мой выход которого соединен с вторым входом третьего элемента И 8, выход которого соединен с К-входом четвертого JК-триггера 4, пр мой выход которог соединен с вторым входом первого элемента И 6 и К-входом первого JK триггера 1, инверсный вьгход которог . соединен с К-входом второго JK-триг гера 2, пр мой которого соеди нен с J -входом первого JK -триггера 1, первым входом второго элемента И 7 и К-входом третьего JK -триггера 3, пр мой выход которого ооедииен с J -входом второго JK -триггера 2, инверсный выход которого соединен с -третьим входом первого элемента И 6 и первым входом третьего элемента И 8, инверсный выход третье го J -триггера 3 соединен с вторым входом второго элемента И 7, выход которого соединен с J -входом четвер того JK -триггера 4, инверсный выход которого соединен с J -входом третьего - -триггера 3. При указанной схеме соединени элементов предлагаемого синхронного делител частоты на 21 логические уравнени дл Jj - и Kj-входов всех иК-триггеров 1 - 5 следующие: J,Q,; J,.Q,; J,.Q,. J, Q,Q ; J K, Q.;K,-Q,; K,Q,; K,Q,0,; Ks 0,QA Ha фиг. 2 обозначено: a- входной сигнал на тактовой шине 10; S- сигнал Q, на пр мом выходе 0 первого K -триггера 1 ; Ь - сигнал Gt2 на пр мом выходе Qj второго ,JH- -триггера 2; г - сигнал QJ на пр мом выходе QJ третьего JK -триггера 3; д, сигнал QA на пр мом выходе Q четвертого 1К -триггера - сигнгш QS на пр мом вьщоде QS п того J -триг-. гера 5; L- пор дковый номер состо ни предлагаемого синхронного делител частоты на 21 и пор дковый номер входного тактового импульса на тактовой шине 10. На фиг. 1 и 2 предполагаетс ,что JK-триггеры переключаютс в очередное состо ние под действием отрицательного перепада сигнала на тактовой шине 10. Работа синхронного делител частоты на 21 полностью описываетс логическими уравнени ми дл Jj - и kj-входов всех егоJК-триггеров, Устройство работает следующим образом . По сигнапу Сброс, поступающему по шине 9 сброса устройства, все JК-триггеры 1 - 5 устанавливаютс в исходное нулевое состо ние диаграммы 6 , Ь , г , д , е на фиг. 2 при О . На основании логических уравнений дл -)j и Kj -входов JK -триггеров устройство состо ни Jj - и Kj-входов следующие: Ji 0; Jj 0; 3 1; Л 0; К, 0; К 1; К 0; К . Поскольку JK -триггер по последующему входному тактовому импульсу на тактовой шине 10 при - О и К О не измен ет своего состо ни , при J 1 и К 1 переключаетс в противоположное состо ние, при J 1 и К О переключаетс в состо ние логической единицы, а при J О и К 1 - в состо ние логического нул , то по первому на тактовой шине 10 входному TaijTOBOMy импульсу (точнее по первому отрицательному перепаду сигнала на тактовой шине 10 после окончани действи сигнала Сброс на шине 9 сброса) первый 1, второй 2, четвертый 4 и п тый 5 JK-триггеры не измен ют своего,состо ни и остаютс в прежнем нулевом состо нии, а третий JK -триггер 3 переключаетс в состо ние логической еди1шцы (диаграммы на фиг. 2 при I 1). При этом состо ни вы ходов.станут равны й, 0; 0 0; Q,f 1; 0, 0; 0 0. Измен ютс и состо ни входов; J, 0; 4 1; J3 1; 4, 0; J, 0; Q. 0; J, 1; К, 0; в третьем такте (фиг.2, при i 3) Qi 1; Q, 0; J, . 0; J,- 0; . K, 0; K, 0; Рассматрива и далее таким же об разом работу устройства, получаем все состо ни выходов и входов каждого К-триггера при всех i(табли ца, фиг.2). По 21-му тактовому импульсу устройство возвращаетс в исходное нулевое состо ние, и затем начинаетс новый цикл работы, который повтор етс через каждый 21-й тактовый импульс на тактовой шине 10. В таблице показано функционирова , ние предлагаемого синхронного делител частоты на 21. Использование предлагаемого синх ронного делител частоты на 21 позвол ет уменьшить по сравнению с про тотипом количество элементов и цепей ,, что приводит к упрощению устройства , снижению потребл емой мощности и повышению надежности и быс родействи . Формула изобретени Синхронный делитель частоты на 21, содержащий с первого по п тый JX -триггеры и с первого по третий элементы И, счетные входы всех JК триггеров соединены с тактовой шиной устройства, входы R. всех JK, -триггеров соединены с шиной сброса устройства , выходы п того J К -триггера вл ютс выходными шинами устройства , пр мой выход первого JK-TpHrre 12676 5 Q, - Jj Kj 134 К 0; К 1; К, 0; К 0; К 0. В результате по следующему, второму , входному тактовому импульсу на тактовой шине 10 устройство переходит в свое второе состо ние .(диаграммы на фиг. 2 при 1 2), которое характеризуетс следующими значени ми выходов и входов JK -триггеров: 1; Q 0; Os 0; 1; J. 0; J5 0; 1; K 0; Kg 0. состо ни выходов и входов равны ; Q, 0; Q5 0; 1; J, 0; j, 0; ; K 0; KJ 0. ,1 pa соединен с первым входом первого элемента И, выход которого соединен с J -входом П того J -триггера, пр мой выход второго JK -триггера соединен с первым входом второго элемента И, пр мой выход четвертого JK триггера соединен с вторым входом первого элемента И, выход третьего элемента И соединен с К-входом четвертого JK -триггера, отличающий с тем, что, с целью повьшени надежности работы устройства, инверсный выход первого J -триггера соединен с К-входом второго JK -триггера , пр мой выход которого соединен с К-входом третьего JK -триггера, инверсный выход которого соединен с вторым входом второго элемента И, выход которого соединен с J -входом четвертого JK -триггера, инверсный выход которого соединен с J -входом третьего JK -триггера; пр мой выход которого соединен с J-входом второго JК-триггера, инверсный выход которого соединен с первым входом третьего элемента И и с третьим входом Первого элемента И, выход которого соединен с К-входом п того JK -триггера, пр мой выход которого соединен с вторым входом третьего элемента И, пр мой выход четвертого JK -триггера соединен с К-входом первого JK триггера, J-вход которого соединен с пр мым выходом второго JK -триггера .

а В S г

е

ffJus,2