JPH11145298A - Ｌｓｉの機能ブロック間におけるデータ送受信システム - Google Patents
Ｌｓｉの機能ブロック間におけるデータ送受信システムInfo
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- JPH11145298A JPH11145298A JP31176697A JP31176697A JPH11145298A JP H11145298 A JPH11145298 A JP H11145298A JP 31176697 A JP31176697 A JP 31176697A JP 31176697 A JP31176697 A JP 31176697A JP H11145298 A JPH11145298 A JP H11145298A
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Abstract
(57)【要約】
【課題】 ＬＳＩ内の機能ブロック間の配線数をできる
だけ少なくし、信号の流れを考慮した機能ブロックのレ
イアウトを実現する。 【解決手段】 機能ブロック間をカスケード接続して、
多重化されたシリアルデータを伝送する。各機能ブロッ
ク内には、前段機能ブロックから受信したシリアルデー
タを受信する受信手段と、自機能ブロックから次段機能
ブロックへ送出するデータを多重化してシリアルデータ
を形成し、かつ前段機能ブロックから受信したシリアル
データに続けて、上記形成されたシリアルデータを後段
機能ブロックへ送出する送信手段とを設ける。
だけ少なくし、信号の流れを考慮した機能ブロックのレ
イアウトを実現する。 【解決手段】 機能ブロック間をカスケード接続して、
多重化されたシリアルデータを伝送する。各機能ブロッ
ク内には、前段機能ブロックから受信したシリアルデー
タを受信する受信手段と、自機能ブロックから次段機能
ブロックへ送出するデータを多重化してシリアルデータ
を形成し、かつ前段機能ブロックから受信したシリアル
データに続けて、上記形成されたシリアルデータを後段
機能ブロックへ送出する送信手段とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩの各機能ブ
ロックにおけるデータ送受信システムに関する。さらに
詳しくは、本発明は、ＬＳＩ内の機能ブロック間の配線
数を少なくして、ＬＳＩの設計段階において、ＬＳＩ内
の各機能ブロックのレイアウトを行う場合、配線による
制約をできるだけ少なくして、ＬＳＩの設計を容易にす
るのに好適なＬＳＩの機能ブロック間におけるデータ送
受信システムに関する。
ロックにおけるデータ送受信システムに関する。さらに
詳しくは、本発明は、ＬＳＩ内の機能ブロック間の配線
数を少なくして、ＬＳＩの設計段階において、ＬＳＩ内
の各機能ブロックのレイアウトを行う場合、配線による
制約をできるだけ少なくして、ＬＳＩの設計を容易にす
るのに好適なＬＳＩの機能ブロック間におけるデータ送
受信システムに関する。
【０００２】
【従来の技術】近年の急激なＬＳＩの大規模化、多機能
化に伴い、各機能ブロックの回路規模以上に、ＬＳＩ内
の各機能ブロックのレイアウトの良否が、ＬＳＩ開発の
実現性を左右することがある。すなわち、ＬＳＩのイン
プリメンテーション技術が重要視されている。このた
め、ＬＳＩ内の配線数はＬＳＩ開発の重要なファクター
となり、信号の流れを考慮した、できるだけ少ない配線
数となるレイアウトが要求されている。
化に伴い、各機能ブロックの回路規模以上に、ＬＳＩ内
の各機能ブロックのレイアウトの良否が、ＬＳＩ開発の
実現性を左右することがある。すなわち、ＬＳＩのイン
プリメンテーション技術が重要視されている。このた
め、ＬＳＩ内の配線数はＬＳＩ開発の重要なファクター
となり、信号の流れを考慮した、できるだけ少ない配線
数となるレイアウトが要求されている。
【０００３】図６は従来の配線を示すブロック図であ
る。図６はＬＳＩ内部を示す図であり、機能ブロック１
０〜１５、及び矢印で示す配線、及び入力端子ＩＮ１〜
ＩＮ９、出力端子ＯＵＴ１〜ＯＵＴ４、同じく出力端子
ＭＯＮＩＴＯＲ，ＦＴＰＯＵＴから構成されている。図
６において、例えば、機能ブロック１０は、図示するよ
うに、入力端子ＩＮ１，ＩＮ２から入力される信号を処
理して出力端子ＯＵＴ１へ信号を出力する。他の機能ブ
ロック１１〜１５も、機能ブロック１０と同様の働きを
する。
る。図６はＬＳＩ内部を示す図であり、機能ブロック１
０〜１５、及び矢印で示す配線、及び入力端子ＩＮ１〜
ＩＮ９、出力端子ＯＵＴ１〜ＯＵＴ４、同じく出力端子
ＭＯＮＩＴＯＲ，ＦＴＰＯＵＴから構成されている。図
６において、例えば、機能ブロック１０は、図示するよ
うに、入力端子ＩＮ１，ＩＮ２から入力される信号を処
理して出力端子ＯＵＴ１へ信号を出力する。他の機能ブ
ロック１１〜１５も、機能ブロック１０と同様の働きを
する。
【０００４】図６において、機能ブロック１６は、デー
タ収集用の機能ブロックであり、各機能ブロック１０〜
１５に入出力される信号を全て収集し、パラレル／シリ
アル変換し、決められたフォーマットに多重変換して、
端子ＭＯＮＩＴＯＲへ出力する。なお、機能ブロック１
６から端子ＦＴＰＯＵＴへ出力される信号は、端子ＭＯ
ＮＩＴＯＲへ機能ブロック１６から出力される信号の先
頭位置と最終位置を示すフレーム同期信号である。
タ収集用の機能ブロックであり、各機能ブロック１０〜
１５に入出力される信号を全て収集し、パラレル／シリ
アル変換し、決められたフォーマットに多重変換して、
端子ＭＯＮＩＴＯＲへ出力する。なお、機能ブロック１
６から端子ＦＴＰＯＵＴへ出力される信号は、端子ＭＯ
ＮＩＴＯＲへ機能ブロック１６から出力される信号の先
頭位置と最終位置を示すフレーム同期信号である。
【０００５】
【発明が解決しようとする課題】図６に示す従来例にお
いては、データ収集用の機能ブロック１６を設け、該機
能ブロック１６に対して、端子ＩＮ１〜ＩＮ９，ＯＵＴ
１〜ＯＵＴ４を介してＬＳＩに入出力される全ての信号
を端子ＭＯＮＩＴＯＲへ送っている。そのため、各機能
ブロック１０〜１５と機能ブロック１６間の配線数が多
くなり、各機能ブロックの回路規模以上に、上記配線が
ＬＳＩ設計上の制約となる問題点がある。
いては、データ収集用の機能ブロック１６を設け、該機
能ブロック１６に対して、端子ＩＮ１〜ＩＮ９，ＯＵＴ
１〜ＯＵＴ４を介してＬＳＩに入出力される全ての信号
を端子ＭＯＮＩＴＯＲへ送っている。そのため、各機能
ブロック１０〜１５と機能ブロック１６間の配線数が多
くなり、各機能ブロックの回路規模以上に、上記配線が
ＬＳＩ設計上の制約となる問題点がある。
【０００６】本発明は、上記した従来技術の問題点に鑑
み為されたもので、ＬＳＩ内の機能ブロック間の配線数
をできるだけ少なくし、信号の流れを考慮した機能ブロ
ックのレイアウトを実現するのに好適なＬＳＩの機能ブ
ロック間におけるデータ送受信システムを提供すること
を目的としている。
み為されたもので、ＬＳＩ内の機能ブロック間の配線数
をできるだけ少なくし、信号の流れを考慮した機能ブロ
ックのレイアウトを実現するのに好適なＬＳＩの機能ブ
ロック間におけるデータ送受信システムを提供すること
を目的としている。
【０００７】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。
ック図である。
【０００８】請求項１に記載の発明は、前段機能ブロッ
ク１と自機能ブロック２との間で多重化されたシリアル
データを伝送するため、前段機能ブロック１と自機能ブ
ロック２とをカスケード接続する第１の配線Ｌ１と、自
機能ブロック２と後段機能ブロック３との間で多重化さ
れたシリアルデータを伝送するため、自機能ブロック２
と後段機能ブロック３とをカスケード接続する第２の配
線Ｌ２と、自機能ブロック２内に設けられ、前段機能ブ
ロック１から第１の配線Ｌ１を介して自機能ブロック２
へ送られたシリアルデータを受信する受信手段２１と、
自機能ブロック２内に設けられ、自機能ブロック２から
後段機能ブロック３へ送出するデータを多重化し、かつ
前段機能ブロックから受信したシリアルデータに続け
て、上記多重化して形成したシリアルデータを第２の配
線Ｌ２を介して送出する送信手段２２とを備えて成るこ
とを特徴とする。
ク１と自機能ブロック２との間で多重化されたシリアル
データを伝送するため、前段機能ブロック１と自機能ブ
ロック２とをカスケード接続する第１の配線Ｌ１と、自
機能ブロック２と後段機能ブロック３との間で多重化さ
れたシリアルデータを伝送するため、自機能ブロック２
と後段機能ブロック３とをカスケード接続する第２の配
線Ｌ２と、自機能ブロック２内に設けられ、前段機能ブ
ロック１から第１の配線Ｌ１を介して自機能ブロック２
へ送られたシリアルデータを受信する受信手段２１と、
自機能ブロック２内に設けられ、自機能ブロック２から
後段機能ブロック３へ送出するデータを多重化し、かつ
前段機能ブロックから受信したシリアルデータに続け
て、上記多重化して形成したシリアルデータを第２の配
線Ｌ２を介して送出する送信手段２２とを備えて成るこ
とを特徴とする。
【０００９】請求項２に記載の発明は、請求項１に記載
のＬＳＩの機能ブロック間におけるデータ送受信システ
ムにおいて、前段機能ブロック１は、前段機能ブロック
１から自機能ブロック２へ第１の配線Ｌ１を介して伝送
されるシリアルデータの先頭データ位置を示す第１のタ
イミングパルス及び最終データ位置を示す第２のタイミ
ングパルスを形成し、形成された第１、第２のタイミン
グパルスを自機能ブロック２へ伝送する第３の配線Ｌ３
と、自機能ブロック２は、自機能ブロック２から後段機
能ブロック３へ第２の配線Ｌ２を介して伝送されるシリ
アルデータの先頭データ位置を示す第３のタイミングパ
ルスと、最終データ位置を示す第４のタイミングパルス
を形成し、形成された第３、第４のタイミングパルスを
後段機能ブロック３へ伝送する第４の配線Ｌ４を備えた
ことを特徴とする。
のＬＳＩの機能ブロック間におけるデータ送受信システ
ムにおいて、前段機能ブロック１は、前段機能ブロック
１から自機能ブロック２へ第１の配線Ｌ１を介して伝送
されるシリアルデータの先頭データ位置を示す第１のタ
イミングパルス及び最終データ位置を示す第２のタイミ
ングパルスを形成し、形成された第１、第２のタイミン
グパルスを自機能ブロック２へ伝送する第３の配線Ｌ３
と、自機能ブロック２は、自機能ブロック２から後段機
能ブロック３へ第２の配線Ｌ２を介して伝送されるシリ
アルデータの先頭データ位置を示す第３のタイミングパ
ルスと、最終データ位置を示す第４のタイミングパルス
を形成し、形成された第３、第４のタイミングパルスを
後段機能ブロック３へ伝送する第４の配線Ｌ４を備えた
ことを特徴とする。
【００１０】請求項３に記載の発明は、請求項１に記載
のＬＳＩの機能ブロック間におけるデータ送受信システ
ムにおいて、前段機能ブロック１は、システムクロック
を前段機能ブロック１から自機能ブロック２へ伝送する
第５の配線Ｌ５と、自機能ブロック２は、システムクロ
ックを自機能ブロック２から後段機能ブロック３へ伝送
する第６の配線Ｌ６を備えたことを特徴とする。
のＬＳＩの機能ブロック間におけるデータ送受信システ
ムにおいて、前段機能ブロック１は、システムクロック
を前段機能ブロック１から自機能ブロック２へ伝送する
第５の配線Ｌ５と、自機能ブロック２は、システムクロ
ックを自機能ブロック２から後段機能ブロック３へ伝送
する第６の配線Ｌ６を備えたことを特徴とする。
【００１１】請求項１に記載の発明によれば、前段機能
ブロック１と自機能ブロック２間、及び自機能ブロック
２と後段機能ブロック３間が、それぞれカスケード接続
される。したがって、機能ブロック間にはデータをシリ
アル伝送する１本の配線（Ｌ１，Ｌ２）だけを設ければ
良く、配線数を最小限に押さえることが可能になる。ま
た、請求項１に記載の発明によれば、各機能ブロックを
信号の流れに沿って配置することが可能になる。
ブロック１と自機能ブロック２間、及び自機能ブロック
２と後段機能ブロック３間が、それぞれカスケード接続
される。したがって、機能ブロック間にはデータをシリ
アル伝送する１本の配線（Ｌ１，Ｌ２）だけを設ければ
良く、配線数を最小限に押さえることが可能になる。ま
た、請求項１に記載の発明によれば、各機能ブロックを
信号の流れに沿って配置することが可能になる。
【００１２】請求項２に記載の発明によれば、前段機能
ブロック１と自機能ブロック２間、及び自機能ブロック
２と後段機能ブロック３間で伝送されるシリアルデータ
の先頭データ位置及び最終データ位置を示すタイミング
信号が、第３の配線Ｌ３，第４の配線Ｌ４を介して伝送
される。したがって、機能ブロック間にはデータをシリ
アル伝送する１本の配線（Ｌ１，Ｌ２）と上記２つのタ
イミング信号を伝送する少なくとも２本の配線（Ｌ３，
Ｌ４）だけを設ければ良く、配線数を最小限に押さえる
ことが可能になる。また、請求項２に記載の発明によれ
ば、各機能ブロック１〜３を信号の流れに沿って配置す
ることが可能になる。
ブロック１と自機能ブロック２間、及び自機能ブロック
２と後段機能ブロック３間で伝送されるシリアルデータ
の先頭データ位置及び最終データ位置を示すタイミング
信号が、第３の配線Ｌ３，第４の配線Ｌ４を介して伝送
される。したがって、機能ブロック間にはデータをシリ
アル伝送する１本の配線（Ｌ１，Ｌ２）と上記２つのタ
イミング信号を伝送する少なくとも２本の配線（Ｌ３，
Ｌ４）だけを設ければ良く、配線数を最小限に押さえる
ことが可能になる。また、請求項２に記載の発明によれ
ば、各機能ブロック１〜３を信号の流れに沿って配置す
ることが可能になる。
【００１３】請求項３に記載の発明によれば、前段機能
ブロック１がシステムクロックを自段機能ブロック２に
送出し、自機能ブロック２がシステムクロックを後段機
能ブロックに送出する。したがって、各機能ブロックが
システムクロックを含めてカスケード接続されるため、
各機能ブロック間の配線数を最小限に押さえることが可
能になり、各機能ブロックを信号の流れに沿って配置す
ることが可能になる。
ブロック１がシステムクロックを自段機能ブロック２に
送出し、自機能ブロック２がシステムクロックを後段機
能ブロックに送出する。したがって、各機能ブロックが
システムクロックを含めてカスケード接続されるため、
各機能ブロック間の配線数を最小限に押さえることが可
能になり、各機能ブロックを信号の流れに沿って配置す
ることが可能になる。
【００１４】
【発明の実施の形態】以下、添付の図面に示す実施の形
態について説明する。図２は、本発明の実施の形態を示
すブロック図であり、図３は図２に示す実施の形態の動
作を示すタイムチャートである。この実施の形態は、請
求項１，２，３に記載の発明に対応するものである。こ
こで、請求項１に記載した第１、第２の配線は、図２に
示す配線Ｌａｂ１，Ｌｂｃ１，Ｌｃｄ１，Ｌｄｅ１，Ｌ
ｅｆ１に対応している。また、請求項２に記載した第
３、第４の配線は、図２に示す配線Ｌａｂ２，Ｌｂｃ
２，Ｌｃｄ２，Ｌｄｅ２，Ｌｅｆ２に対応している。
態について説明する。図２は、本発明の実施の形態を示
すブロック図であり、図３は図２に示す実施の形態の動
作を示すタイムチャートである。この実施の形態は、請
求項１，２，３に記載の発明に対応するものである。こ
こで、請求項１に記載した第１、第２の配線は、図２に
示す配線Ｌａｂ１，Ｌｂｃ１，Ｌｃｄ１，Ｌｄｅ１，Ｌ
ｅｆ１に対応している。また、請求項２に記載した第
３、第４の配線は、図２に示す配線Ｌａｂ２，Ｌｂｃ
２，Ｌｃｄ２，Ｌｄｅ２，Ｌｅｆ２に対応している。
【００１５】なお、図２に示す実施の形態において、各
機能ブロックＡ〜Ｆは、どこからでも容易にシステムク
ロックを得られるように、システムクロックの配線が成
されているものとする。図２において、機能ブロックＡ
は端子ＩＮ１，ＩＮ２からデータＩ１，Ｉ２を受けて、
所定の処理を施した後、データＯ１を端子ＯＵＴ１へ出
力する。機能ブロックＡは、上記の動作と並行して、図
３に示すように、データＩ１，Ｉ２，Ｏ１を多重化し、
配線Ｌａｂ１を介して機能ブロックＢへ出力する。ま
た、機能ブロックＡは、データＩ１，Ｉ２，Ｏ１の先頭
データＩ１の出力タイミングを示すデータａ１と最終デ
ータＯ１の出力タイミングを示すデータａ２を、配線Ｌ
ａｂ２を介して出力する。ここで、配線Ｌａｂ２はａ１
用の１本の配線とａ２用の１本の配線とから構成され、
計２本の配線となっている。なお、図３において、ｃｌ
ｋはシステムクロックを示している。
機能ブロックＡ〜Ｆは、どこからでも容易にシステムク
ロックを得られるように、システムクロックの配線が成
されているものとする。図２において、機能ブロックＡ
は端子ＩＮ１，ＩＮ２からデータＩ１，Ｉ２を受けて、
所定の処理を施した後、データＯ１を端子ＯＵＴ１へ出
力する。機能ブロックＡは、上記の動作と並行して、図
３に示すように、データＩ１，Ｉ２，Ｏ１を多重化し、
配線Ｌａｂ１を介して機能ブロックＢへ出力する。ま
た、機能ブロックＡは、データＩ１，Ｉ２，Ｏ１の先頭
データＩ１の出力タイミングを示すデータａ１と最終デ
ータＯ１の出力タイミングを示すデータａ２を、配線Ｌ
ａｂ２を介して出力する。ここで、配線Ｌａｂ２はａ１
用の１本の配線とａ２用の１本の配線とから構成され、
計２本の配線となっている。なお、図３において、ｃｌ
ｋはシステムクロックを示している。
【００１６】同様に、機能ブロックＢは端子ＩＮ３，Ｉ
Ｎ４からデータＩ３，Ｉ４を受けて、所定の処理を施し
た後、データＯ２を端子ＯＵＴ２へ出力する。機能ブロ
ックＢは、上記の動作と並行して、図３に示すように、
機能ブロックＡから受けたデータＩ１，Ｉ２，Ｏ１と上
記データＩ３，Ｉ４，Ｏ２を多重化して、配線Ｌｂｃ１
を介して機能ブロックＣへ出力する。また、機能ブロッ
クＢは、データＩ１〜Ｏ２の先頭データＩ１の出力タイ
ミングを示すデータｂ１と最終データＯ２の出力タイミ
ングを示すデータｂ２を、配線Ｌｂｃ２を介して機能ブ
ロックＣへ出力する。ここで、配線Ｌｂｃ２はｂ１用の
１本の配線とｂ２用の１本の配線とから構成され、計２
本の配線となっている。
Ｎ４からデータＩ３，Ｉ４を受けて、所定の処理を施し
た後、データＯ２を端子ＯＵＴ２へ出力する。機能ブロ
ックＢは、上記の動作と並行して、図３に示すように、
機能ブロックＡから受けたデータＩ１，Ｉ２，Ｏ１と上
記データＩ３，Ｉ４，Ｏ２を多重化して、配線Ｌｂｃ１
を介して機能ブロックＣへ出力する。また、機能ブロッ
クＢは、データＩ１〜Ｏ２の先頭データＩ１の出力タイ
ミングを示すデータｂ１と最終データＯ２の出力タイミ
ングを示すデータｂ２を、配線Ｌｂｃ２を介して機能ブ
ロックＣへ出力する。ここで、配線Ｌｂｃ２はｂ１用の
１本の配線とｂ２用の１本の配線とから構成され、計２
本の配線となっている。
【００１７】機能ブロックＣは、端子ＩＮ５からデータ
Ｉ５を受ける。また、機能ブロックＣは、上記の動作と
並行して、図３に示すように、機能ブロックＢから受け
たデータＩ１〜Ｏ２と上記データＩ５を多重化して、配
線Ｌｃｄ１を介して機能ブロックＤへ出力する。また、
機能ブロックＣは、データＩ１〜Ｉ５の先頭データＩ１
の出力タイミングを示すデータｃ１と最終データＩ５の
出力タイミングを示すデータｃ２を、配線Ｌｃｄ２を介
して機能ブロックＤへ出力する。ここで、配線Ｌｃｄ２
はｃ１用の１本の配線とｃ２用の１本の配線とから構成
され、計２本の配線となっている。
Ｉ５を受ける。また、機能ブロックＣは、上記の動作と
並行して、図３に示すように、機能ブロックＢから受け
たデータＩ１〜Ｏ２と上記データＩ５を多重化して、配
線Ｌｃｄ１を介して機能ブロックＤへ出力する。また、
機能ブロックＣは、データＩ１〜Ｉ５の先頭データＩ１
の出力タイミングを示すデータｃ１と最終データＩ５の
出力タイミングを示すデータｃ２を、配線Ｌｃｄ２を介
して機能ブロックＤへ出力する。ここで、配線Ｌｃｄ２
はｃ１用の１本の配線とｃ２用の１本の配線とから構成
され、計２本の配線となっている。
【００１８】機能ブロックＤは、端子ＩＮ６からデータ
Ｉ６を受けて、所定の処理を施した後、データＯ３を端
子ＯＵＴ３へ出力する。機能ブロックＤは、上記の動作
と並行して、図３に示すように、機能ブロックＣから受
けたデータＩ１〜Ｉ５と上記データＩ６，Ｏ３を多重化
して、配線Ｌｄｅ１を介して機能ブロックＥへ出力す
る。また、機能ブロックＤは、データＩ１〜Ｏ３の先頭
データＩ１の出力タイミングを示すデータｄ１と最終デ
ータＯ３の出力タイミングを示すデータｄ２を、配線Ｌ
ｄｅ２を介して出力する。ここで、配線Ｌｄｅ２はｄ１
用の１本の配線とｄ２用の１本の配線とから構成され、
計２本の配線となっている。
Ｉ６を受けて、所定の処理を施した後、データＯ３を端
子ＯＵＴ３へ出力する。機能ブロックＤは、上記の動作
と並行して、図３に示すように、機能ブロックＣから受
けたデータＩ１〜Ｉ５と上記データＩ６，Ｏ３を多重化
して、配線Ｌｄｅ１を介して機能ブロックＥへ出力す
る。また、機能ブロックＤは、データＩ１〜Ｏ３の先頭
データＩ１の出力タイミングを示すデータｄ１と最終デ
ータＯ３の出力タイミングを示すデータｄ２を、配線Ｌ
ｄｅ２を介して出力する。ここで、配線Ｌｄｅ２はｄ１
用の１本の配線とｄ２用の１本の配線とから構成され、
計２本の配線となっている。
【００１９】機能ブロックＥは、端子ＩＮ７，ＩＮ８か
らデータＩ７，Ｉ８を受ける。機能ブロックＥは、上記
の動作と並行して、図３に示すように、機能ブロックＤ
から受けたデータＩ１〜Ｏ３と上記データＩ７，Ｉ８を
多重化して、配線Ｌｅｆ１を介して機能ブロックＦへ出
力する。また、機能ブロックＥは、データＩ１〜Ｉ８の
先頭データＩ１の出力タイミングを示すデータｅ１と最
終データＩ８の出力タイミングを示すデータｄ２を、配
線Ｌｄｅ２を介して出力する。ここで、配線Ｌｅｆ２は
ｅ１用の１本の配線とｅ２用の１本の配線とから構成さ
れ、計２本の配線となっている。
らデータＩ７，Ｉ８を受ける。機能ブロックＥは、上記
の動作と並行して、図３に示すように、機能ブロックＤ
から受けたデータＩ１〜Ｏ３と上記データＩ７，Ｉ８を
多重化して、配線Ｌｅｆ１を介して機能ブロックＦへ出
力する。また、機能ブロックＥは、データＩ１〜Ｉ８の
先頭データＩ１の出力タイミングを示すデータｅ１と最
終データＩ８の出力タイミングを示すデータｄ２を、配
線Ｌｄｅ２を介して出力する。ここで、配線Ｌｅｆ２は
ｅ１用の１本の配線とｅ２用の１本の配線とから構成さ
れ、計２本の配線となっている。
【００２０】機能ブロックＦは、端子ＩＮ９からデータ
Ｉ９を受けて、所定の処理を施した後、データＯ４を端
子ＯＵＴ４へ出力する。機能ブロックＦは、上記の動作
と並行して、図３に示すように、機能ブロックＥから受
けたデータＩ１〜Ｉ８と上記データＩ９，Ｏ４を多重化
して、配線Ｌｏｕｔ１を介して端子ＭＯＮＩＴＯＲへ出
力する。また、機能ブロックＦは、データＩ１〜Ｏ４の
先頭データＩ１の出力タイミングを示すデータと最終デ
ータの出力タイミングを示すデータとを、配線Ｌｏｕｔ
２を介して出力する。
Ｉ９を受けて、所定の処理を施した後、データＯ４を端
子ＯＵＴ４へ出力する。機能ブロックＦは、上記の動作
と並行して、図３に示すように、機能ブロックＥから受
けたデータＩ１〜Ｉ８と上記データＩ９，Ｏ４を多重化
して、配線Ｌｏｕｔ１を介して端子ＭＯＮＩＴＯＲへ出
力する。また、機能ブロックＦは、データＩ１〜Ｏ４の
先頭データＩ１の出力タイミングを示すデータと最終デ
ータの出力タイミングを示すデータとを、配線Ｌｏｕｔ
２を介して出力する。
【００２１】上記した実施の形態によれば、各機能ブロ
ックがカスケード接続されるため、各機能ブロック間の
配線数を最小限に押さえることが可能になる。また、上
記した実施の形態では、ブロック間の配線数は、Ｌａｂ
１，Ｌｂｃ１等が１本、Ｌａｂ２，Ｌｂｃ２等が２本の
配線であり、各機能ブロック間を３本の配線で接続する
ことが出来る。しかも、各機能ブロックＡ〜Ｆを信号の
流れに沿って配置することが可能になる。
ックがカスケード接続されるため、各機能ブロック間の
配線数を最小限に押さえることが可能になる。また、上
記した実施の形態では、ブロック間の配線数は、Ｌａｂ
１，Ｌｂｃ１等が１本、Ｌａｂ２，Ｌｂｃ２等が２本の
配線であり、各機能ブロック間を３本の配線で接続する
ことが出来る。しかも、各機能ブロックＡ〜Ｆを信号の
流れに沿って配置することが可能になる。
【００２２】図４は、図２に示す機能ブロックＢにおけ
るデータの受信部ＢＲと送信部ＢＳの詳細を示すブロッ
ク図である。ここで、受信部ＢＲは請求項１に記載の受
信手段に対応し、送信部ＢＳは請求項１に記載の送信手
段に対応している。また、図５は、図４に示す受信部Ｂ
Ｒと送信部ＢＲの動作を示すタイムチャートである。さ
らに、図２に示す他の機能ブロックＡ，Ｃ〜Ｆは、図４
に示す受信部ＢＲと送信部ＢＳと同様の受信部と送信部
を備えて構成されている。
るデータの受信部ＢＲと送信部ＢＳの詳細を示すブロッ
ク図である。ここで、受信部ＢＲは請求項１に記載の受
信手段に対応し、送信部ＢＳは請求項１に記載の送信手
段に対応している。また、図５は、図４に示す受信部Ｂ
Ｒと送信部ＢＲの動作を示すタイムチャートである。さ
らに、図２に示す他の機能ブロックＡ，Ｃ〜Ｆは、図４
に示す受信部ＢＲと送信部ＢＳと同様の受信部と送信部
を備えて構成されている。
【００２３】図４に示すように、ブロックＢの受信部Ｂ
Ｒは、入力データイネーブル制御回路２１とイネーブル
信号等形成回路２２とから構成されている。また、ブロ
ックＢの送信部ＢＳは、ラッチ回路２３とパラレル／シ
リアル変換回路（図中、Ｐ／Ｓと記載する）２４とセレ
クタ２５とフリップフロップ２６と追加データ出力制御
回路２７とラッチ制御回路２８とラッチインヒビット制
御回路２９とから構成されている。
Ｒは、入力データイネーブル制御回路２１とイネーブル
信号等形成回路２２とから構成されている。また、ブロ
ックＢの送信部ＢＳは、ラッチ回路２３とパラレル／シ
リアル変換回路（図中、Ｐ／Ｓと記載する）２４とセレ
クタ２５とフリップフロップ２６と追加データ出力制御
回路２７とラッチ制御回路２８とラッチインヒビット制
御回路２９とから構成されている。
【００２４】図４に示すように、機能ブロックＡから入
力される入力データＩ１，Ｉ２，Ｏ１は、入力データイ
ネーブル制御回路２１に入力される。また、図５から明
らかなように、入力データＩ１，Ｉ２，Ｏ１の先頭デー
タＩ１の出力タイミングを示すデータａ１がイネーブル
信号等形成回路２２に入力され、イネーブル信号等形成
回路２２は信号ＰＯ１を図５に示すタイミングで出力
し、入力データイネーブル制御回路２１を動作可能にす
る。したがって、入力データＩ１，Ｉ２，Ｏ１は、入力
データイネーブル制御回路２１から図５に示すタイミン
グで信号Ｅ−ＯＵＴとして出力され、セレクタ２５の端
子Ｓ１に順次入力される。
力される入力データＩ１，Ｉ２，Ｏ１は、入力データイ
ネーブル制御回路２１に入力される。また、図５から明
らかなように、入力データＩ１，Ｉ２，Ｏ１の先頭デー
タＩ１の出力タイミングを示すデータａ１がイネーブル
信号等形成回路２２に入力され、イネーブル信号等形成
回路２２は信号ＰＯ１を図５に示すタイミングで出力
し、入力データイネーブル制御回路２１を動作可能にす
る。したがって、入力データＩ１，Ｉ２，Ｏ１は、入力
データイネーブル制御回路２１から図５に示すタイミン
グで信号Ｅ−ＯＵＴとして出力され、セレクタ２５の端
子Ｓ１に順次入力される。
【００２５】他方において、機能ブロックＢに入力され
たデータＩ３，Ｉ４と機能ブロックＢから端子ＯＵＴ２
へ出力されるデータＯ２は、図５に示すタイミングで、
追加データとして、ラッチ回路２３に入力される。ラッ
チ回路２３は、上記追加データＩ３，Ｉ４，Ｏ２をラッ
チする。その後、追加データＩ３，Ｉ４，Ｏ３は、シリ
アル／パラレル変換回路２４でパラレルデータに変換さ
れ、信号Ｐ／Ｓ−ＯＵＴとして、セレクタ２５の端子Ｓ
２へ入力される。
たデータＩ３，Ｉ４と機能ブロックＢから端子ＯＵＴ２
へ出力されるデータＯ２は、図５に示すタイミングで、
追加データとして、ラッチ回路２３に入力される。ラッ
チ回路２３は、上記追加データＩ３，Ｉ４，Ｏ２をラッ
チする。その後、追加データＩ３，Ｉ４，Ｏ３は、シリ
アル／パラレル変換回路２４でパラレルデータに変換さ
れ、信号Ｐ／Ｓ−ＯＵＴとして、セレクタ２５の端子Ｓ
２へ入力される。
【００２６】ここで、上記ラッチ回路２３のラッチタイ
ミングは、次に様に決定される。すなわち、追加データ
出力制御回路２７は、最終データＯ１の出力タイミング
を示すデータａ２を受けて、図５に示すタイミングで信
号ＰＯ３をラッチインヒビット制御回路２９へ出力す
る。また、ラッチ制御回路２８は、図５に示すタイミン
グでラッチタイミング信号ＰＯ４を出力する。ラッチイ
ンヒビット制御回路２９は、信号ＰＯ３，ＰＯ４を受け
て、両者が論理値「１」の時に限って、ラッチした信号
をホールドする。したがって、ラッチ回路２３に入力さ
れるデータＩ３，Ｉ４，Ｏ２は、図５に示すタイミング
でホールド（図５において、ＨＯＬＤと記載する）され
る。
ミングは、次に様に決定される。すなわち、追加データ
出力制御回路２７は、最終データＯ１の出力タイミング
を示すデータａ２を受けて、図５に示すタイミングで信
号ＰＯ３をラッチインヒビット制御回路２９へ出力す
る。また、ラッチ制御回路２８は、図５に示すタイミン
グでラッチタイミング信号ＰＯ４を出力する。ラッチイ
ンヒビット制御回路２９は、信号ＰＯ３，ＰＯ４を受け
て、両者が論理値「１」の時に限って、ラッチした信号
をホールドする。したがって、ラッチ回路２３に入力さ
れるデータＩ３，Ｉ４，Ｏ２は、図５に示すタイミング
でホールド（図５において、ＨＯＬＤと記載する）され
る。
【００２７】パラレル／シリアル変換回路２４がパラレ
ル／シリアル変換を実行するタイミングは、次のように
決定される。すなわち、追加データ出力制御回路２７
は、最終データＯ１の出力タイミングを示すデータａ２
を受けて、図５に示すタイミングで、信号ＰＯ２をパラ
レル／シリアル変換回路２４へ出力する。したがって、
パラレル／シリアル変換回路２４は、上記信号ＰＯ２を
受けて、図５に示すタイミングで、ラッチ回路２３から
出力されるデータＩ３，Ｉ４，Ｏ２を順次シリアル／パ
ラレル変換して、信号Ｐ／Ｓ−ＯＵＴ（図５参照）とし
てセレクタ２５へ出力する。
ル／シリアル変換を実行するタイミングは、次のように
決定される。すなわち、追加データ出力制御回路２７
は、最終データＯ１の出力タイミングを示すデータａ２
を受けて、図５に示すタイミングで、信号ＰＯ２をパラ
レル／シリアル変換回路２４へ出力する。したがって、
パラレル／シリアル変換回路２４は、上記信号ＰＯ２を
受けて、図５に示すタイミングで、ラッチ回路２３から
出力されるデータＩ３，Ｉ４，Ｏ２を順次シリアル／パ
ラレル変換して、信号Ｐ／Ｓ−ＯＵＴ（図５参照）とし
てセレクタ２５へ出力する。
【００２８】セレクタ２５が端子Ｓ１に入力される信号
Ｅ−ＯＵＴ（Ｉ１，Ｉ２，Ｏ１）を選択出力するタイミ
ングと、端子Ｓ２に入力されるデータＰ／Ｓ−ＯＵＴ
（Ｉ３，Ｉ４，Ｏ２）を選択出力するタイミングは、次
に様に決定される。すなわち、追加データ出力制御回路
２７は、最終データＯ１の出力タイミングを示すデータ
ａ２を受けて、図５に示すタイミングで信号ＰＯ３をセ
レクタ２５へ出力する。セレクタ２５は、信号ＰＯ３が
論理値「０」の時、端子Ｓ１に入力される信号Ｅ−ＯＵ
Ｔ（Ｉ１，Ｉ２，Ｏ１）を選択出力し、信号ＰＯ３が論
理値「１」の時、端子Ｓ２に入力される信号Ｐ／Ｓ−Ｏ
ＵＴ（Ｉ３，Ｉ４，Ｏ２）を選択出力する。したがっ
て、セレクタ２５は、図５に示すタイミングでフリップ
フロップ２６へ信号ＳＥＬ−ＯＵＴ（データＩ１，Ｉ２
〜Ｉ４，Ｏ２）を出力する。
Ｅ−ＯＵＴ（Ｉ１，Ｉ２，Ｏ１）を選択出力するタイミ
ングと、端子Ｓ２に入力されるデータＰ／Ｓ−ＯＵＴ
（Ｉ３，Ｉ４，Ｏ２）を選択出力するタイミングは、次
に様に決定される。すなわち、追加データ出力制御回路
２７は、最終データＯ１の出力タイミングを示すデータ
ａ２を受けて、図５に示すタイミングで信号ＰＯ３をセ
レクタ２５へ出力する。セレクタ２５は、信号ＰＯ３が
論理値「０」の時、端子Ｓ１に入力される信号Ｅ−ＯＵ
Ｔ（Ｉ１，Ｉ２，Ｏ１）を選択出力し、信号ＰＯ３が論
理値「１」の時、端子Ｓ２に入力される信号Ｐ／Ｓ−Ｏ
ＵＴ（Ｉ３，Ｉ４，Ｏ２）を選択出力する。したがっ
て、セレクタ２５は、図５に示すタイミングでフリップ
フロップ２６へ信号ＳＥＬ−ＯＵＴ（データＩ１，Ｉ２
〜Ｉ４，Ｏ２）を出力する。
【００２９】フリップフロップ２６は、入力された信号
ＳＥＬ−ＯＵＴを１ビット分だけずらし、送出データ
（データＩ１，Ｉ２〜Ｉ４，Ｏ２）として、次の機能ブ
ロックＣへ出力する機能を有する。また、イネーブル信
号等形成回路２２は、データａ２の入力タイミングにお
いて、送出データの先頭データＩ１の出力タイミングを
示すデータｂ１を出力する。また、追加データ出力制御
回路２７は、送出データの最終データＯ２の出力タイミ
ングを示すデータｂ２を出力する。追加データ出力制御
回路２７は、図示していないが、追加データの数を示す
情報又は送出データの長さを示す情報を得て、上記デー
タｂ２を形成する。そして、追加データ出力制御回路２
７は、データｂ２の出力後、その動作を停止する。
ＳＥＬ−ＯＵＴを１ビット分だけずらし、送出データ
（データＩ１，Ｉ２〜Ｉ４，Ｏ２）として、次の機能ブ
ロックＣへ出力する機能を有する。また、イネーブル信
号等形成回路２２は、データａ２の入力タイミングにお
いて、送出データの先頭データＩ１の出力タイミングを
示すデータｂ１を出力する。また、追加データ出力制御
回路２７は、送出データの最終データＯ２の出力タイミ
ングを示すデータｂ２を出力する。追加データ出力制御
回路２７は、図示していないが、追加データの数を示す
情報又は送出データの長さを示す情報を得て、上記デー
タｂ２を形成する。そして、追加データ出力制御回路２
７は、データｂ２の出力後、その動作を停止する。
【００３０】上記した実施の形態においては、入力デー
タの後に追加して送出する追加データは、図３及び図４
から明らかなように、各機能ブロックＡ〜Ｆに端子（Ｉ
Ｎ１，ＩＮ２，ＯＵＴ１等）を介して入出力されるデー
タであるとして説明した。しかし、本発明はこれに限定
されるものではなく、追加データとしては、各機能ブロ
ックＡ〜Ｆの内部において生成されるデータであっても
良い。機能ブロックの内部で生成されるデータとして
は、例えば、Ｉ１，Ｉ２，ＯＵＴ１等の入出力データが
正常か否かを判定し、正常ではないと判定された場合に
出力されるアラーム信号を挙げることができる。
タの後に追加して送出する追加データは、図３及び図４
から明らかなように、各機能ブロックＡ〜Ｆに端子（Ｉ
Ｎ１，ＩＮ２，ＯＵＴ１等）を介して入出力されるデー
タであるとして説明した。しかし、本発明はこれに限定
されるものではなく、追加データとしては、各機能ブロ
ックＡ〜Ｆの内部において生成されるデータであっても
良い。機能ブロックの内部で生成されるデータとして
は、例えば、Ｉ１，Ｉ２，ＯＵＴ１等の入出力データが
正常か否かを判定し、正常ではないと判定された場合に
出力されるアラーム信号を挙げることができる。
【００３１】また、上記した実施の形態においては、各
機能ブロックＡ〜Ｆが容易にシステムクロックｃｌｋを
得られるように、ＬＳＩ内でシステムクロックの配線が
成されているものとして説明した。しかし、本発明はこ
れに限定されるものではなく、各機能ブロックが、シス
テムクロックｃｌｋを後段の機能ブロックに送出するよ
うに構成する事により、システムクロックの配線を減ら
すことか可能になる。したがって、各機能ブロックがシ
ステムクロックを含めてカスケード接続されるため、各
機能ブロック間の配線数を最小限に押さえることが可能
になり、各機能ブロックＡ〜Ｆを信号の流れに沿って配
置することが可能になる。
機能ブロックＡ〜Ｆが容易にシステムクロックｃｌｋを
得られるように、ＬＳＩ内でシステムクロックの配線が
成されているものとして説明した。しかし、本発明はこ
れに限定されるものではなく、各機能ブロックが、シス
テムクロックｃｌｋを後段の機能ブロックに送出するよ
うに構成する事により、システムクロックの配線を減ら
すことか可能になる。したがって、各機能ブロックがシ
ステムクロックを含めてカスケード接続されるため、各
機能ブロック間の配線数を最小限に押さえることが可能
になり、各機能ブロックＡ〜Ｆを信号の流れに沿って配
置することが可能になる。
【００３２】
【発明の効果】請求項１に記載の発明によれば、前段機
能ブロック１と自機能ブロック２間、及び自機能ブロッ
ク２と後段機能ブロック３間が、それぞれカスケード接
続される。したがって、機能ブロック間にはデータをシ
リアル伝送する１本の配線だけを設ければ良く、配線数
を最小限に押さえることが可能になる。また、各機能ブ
ロックを信号の流れに沿って配置することが可能にな
る。
能ブロック１と自機能ブロック２間、及び自機能ブロッ
ク２と後段機能ブロック３間が、それぞれカスケード接
続される。したがって、機能ブロック間にはデータをシ
リアル伝送する１本の配線だけを設ければ良く、配線数
を最小限に押さえることが可能になる。また、各機能ブ
ロックを信号の流れに沿って配置することが可能にな
る。
【００３３】請求項２に記載の発明によれば、機能ブロ
ック間にはデータをシリアル伝送する１本の配線と２つ
のタイミング信号を伝送する少なくとも２本の配線だけ
を設ければ良く、配線数を最小限に押さえることが可能
になる。また、各機能ブロックを信号の流れに沿って配
置することが可能になる。請求項３に記載の発明によれ
ば、各機能ブロックがシステムクロックを含めてカスケ
ード接続されるため、各機能ブロック間の配線数を最小
限に押さえることが可能になり、各機能ブロックを信号
の流れに沿って配置することが可能になる。
ック間にはデータをシリアル伝送する１本の配線と２つ
のタイミング信号を伝送する少なくとも２本の配線だけ
を設ければ良く、配線数を最小限に押さえることが可能
になる。また、各機能ブロックを信号の流れに沿って配
置することが可能になる。請求項３に記載の発明によれ
ば、各機能ブロックがシステムクロックを含めてカスケ
ード接続されるため、各機能ブロック間の配線数を最小
限に押さえることが可能になり、各機能ブロックを信号
の流れに沿って配置することが可能になる。
【００３４】以上の説明から明らかなように、本発明に
よれば、ＬＳＩ内の機能ブロック間の配線数をできるだ
け少なくし、信号の流れを考慮した機能ブロックのレイ
アウトを実現するのに好適なＬＳＩの機能ブロック間に
おけるデータ送受信システムを提供することができる。
よれば、ＬＳＩ内の機能ブロック間の配線数をできるだ
け少なくし、信号の流れを考慮した機能ブロックのレイ
アウトを実現するのに好適なＬＳＩの機能ブロック間に
おけるデータ送受信システムを提供することができる。
【図１】本発明の原理ブロック図。
【図２】本発明の実施の形態を示すブロック図。
【図３】実施の形態の動作を示すタイムチャート。
【図４】受信部と送信部の詳細を示すブロック図。
【図５】受信部と送信部の動作を示すタイムチャート。
【図６】ＬＳＩにおける従来の配線の一例を示す図。
１ 前段機能ブロック ２ 自機能ブロック ３ 後段機能ブロック Ａ〜Ｆ，１０〜１６ 機能ブロック ２１ 入力データイネーブル制御回路 ２２ イネーブル信号等形成回路 ２３ ラッチ回路 ２４ パラレル／シリアル変換回路（Ｐ／Ｓ） ２５ セレクタ ２６ フリップフロップ ２７ 追加データ出力制御回路 ２８ ラッチ制御回路 ２９ ラッチインヒビット制御回路 Ｌａｂ１，Ｌｂｃ１，Ｌｃｄ１，Ｌｄｅ１，Ｌｅｆ１，
Ｌａｂ２，Ｌｂｃ２，Ｌｃｄ２，Ｌｄｅ２，Ｌｅｆ２
配線 ＢＲ 受信部 ＢＳ 送信部
Ｌａｂ２，Ｌｂｃ２，Ｌｃｄ２，Ｌｄｅ２，Ｌｅｆ２
配線 ＢＲ 受信部 ＢＳ 送信部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 知世子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (3)
- 【請求項１】 前段機能ブロックと自機能ブロックとの
間で多重化されたシリアルデータを伝送するため、前段
機能ブロックと自機能ブロックとをカスケード接続する
第１の配線と、 自機能ブロックと後段機能ブロックとの間で多重化され
たシリアルデータを伝送するため、自機能ブロックと後
段機能ブロックとをカスケード接続する第２の配線と、 自機能ブロック内に設けられ、前段機能ブロックから上
記第１の配線を介して自機能ブロックへ送られたシリア
ルデータを受信する受信手段と、 自機能ブロック内に設けられ、自機能ブロックから後段
機能ブロックへ送出するデータを多重化し、かつ前段機
能ブロックから受信したシリアルデータに続けて、上記
多重化して形成したシリアルデータを上記第２の配線を
介して送出する送信手段とを備えて成ることを特徴とす
るＬＳＩの機能ブロック間におけるデータ送受信システ
ム。 - 【請求項２】 請求項１に記載のＬＳＩの機能ブロック
間におけるデータ送受信システムにおいて、 上記前段機能ブロックは、前段機能ブロックから自機能
ブロックへ第１の配線を介して伝送されるシリアルデー
タの先頭データ位置を示す第１のタイミングパルス及び
最終データ位置を示す第２のタイミングパルスを形成
し、形成された第１、第２のタイミングパルスを自機能
ブロックへ伝送する第３の配線と上記自機能ブロック
は、自機能ブロックから後段機能ブロックへ第２の配線
を介して伝送されるシリアルデータの先頭データ位置を
示す第３のタイミングパルスと、最終データ位置を示す
第４のタイミングパルスを形成し、形成された第３、第
４のタイミングパルスを後段機能ブロックへ伝送する第
４の配線を備えたことを特徴とするＬＳＩの機能ブロッ
ク間におけるデータ送受信システム。 - 【請求項３】 請求項１に記載のＬＳＩの機能ブロック
間におけるデータ送受信システムにおいて、 上記前段機能ブロックは、システムクロックを前段機能
ブロックから自機能ブロックへ伝送する第５の配線と、 上記自機能ブロックは、システムクロックを自機能ブロ
ックから後段機能ブロックへ伝送する第６の配線を備え
たことを特徴とするＬＳＩの機能ブロック間におけるデ
ータ送受信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31176697A JPH11145298A (ja) | 1997-11-13 | 1997-11-13 | Ｌｓｉの機能ブロック間におけるデータ送受信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31176697A JPH11145298A (ja) | 1997-11-13 | 1997-11-13 | Ｌｓｉの機能ブロック間におけるデータ送受信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145298A true JPH11145298A (ja) | 1999-05-28 |
Family
ID=18021232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31176697A Withdrawn JPH11145298A (ja) | 1997-11-13 | 1997-11-13 | Ｌｓｉの機能ブロック間におけるデータ送受信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145298A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094550A (ja) * | 2007-10-03 | 2009-04-30 | Yokogawa Electric Corp | データ伝送システム |
| JP5447511B2 (ja) * | 2009-05-18 | 2014-03-19 | 日本電気株式会社 | 通信回路および通信方法 |
-
1997
- 1997-11-13 JP JP31176697A patent/JPH11145298A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094550A (ja) * | 2007-10-03 | 2009-04-30 | Yokogawa Electric Corp | データ伝送システム |
| JP5447511B2 (ja) * | 2009-05-18 | 2014-03-19 | 日本電気株式会社 | 通信回路および通信方法 |
| US8850256B2 (en) | 2009-05-18 | 2014-09-30 | Nec Corporation | Communication circuit and communication method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |