JPH039638A

JPH039638A - 高速回線データ送信方式

Info

Publication number: JPH039638A
Application number: JP14310389A
Authority: JP
Inventors: Sukehito Igai; 祐人猪飼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-06-07
Filing date: 1989-06-07
Publication date: 1991-01-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（概要）ｍビットデータ長単位からなるパラレル・データを順次
発生するパラレル・データ発生部を有し、当該データを
シリアル・データに変換して回線により送信を行う回線
データ送信方式に関し、パラレル・データの発生順に各
々入力させ、所定周期で発せられる出力指令に応じて、
シリアル・データに変換して順次出力するシリアル・デ
ータ出力部を並列にｎ個設けるとともに、各出力部から
のシリアル・データを保持し、出力指令に応じて入力順
に順次出力する出力間隔変換部と、各出力部に対し当該
各出力部間で順次所定周期のｍ／ｎ倍の間隔ずつ位相を
ずらして所定周期で発生順に出力指令を行うとともに、
出力間隔変換部に対し所定周期の１７　ｎ倍の周期で出
力指令を行うクロック制御部とを有する構成である。

〔産業上の利用分野〕

本発明はデータ処理装置等により処理されたデータを回
線を通じて送信する高速回線送信方式に係り、特にｍビ
ットのデータ長単位からなるパラレル・データをシリア
ル・データに変換し、回線を通して送信を行う回線デー
タ送信方式に関する。

近年、情報化社会の成長に伴ない、通信の高速化が要求
されている。

そのため、高速通信回線と、当該通信速度をサポートす
る通信システムが提供されているが、将来的により高い
通信速度の回線が提供された場合に、既存の通信システ
ムをそのまま流用することができない。

（従来の技術）従来、第５図に示すような回線データ送信装置があった
。

本装置は同図に示すように、ｍビットのデータ単位長か
らなる送信データを当該単位毎にパラレルに出力する主
制御部５４と、出力された当該送信データについてＣＲ
Ｃチエツクや符号化等の処理を行うとともに、当該送信
データを並直列変換して出力指令に基づいてシリアルに
出力するＵ　ＲＴ　（Ｕｎｉｖｅｒｓａｌ　Ｒｅｃｅｉ
ｖｅｒ　Ｔｒａｎｓｍｉｔｔｅｒ）５２と、前記主制御
部５４からの指令に応じて当該ＵＲＴ５２に対して所定
間隔ｔで順次データの出力指令を行うクロック制御部５
１と、当該ＵＲＴ５２によりシリアル変換された送信デ
ータを順次伝送する回線５５とを有している。

本装置は次のように動作する。

前記主制御部５４により送信データがパラレルに出力さ
れ、前記ＵＲＴ５２に送出される。

当該主制御部５４は当該データの出力と同時に前記クロ
ック制御部５１に対して、当該データが出力された旨を
通知する。

当該通知があると、前記クロック制御部５１は時間の計
測を行い、出力指令としての所定のタイミングでクロッ
ク信号を前記ＵＲＴ５２に送出することになる。

当該ＵＲＴ５２は入力した前記送信データに対してＣＲ
Ｃチエツク等の処理を行い、前記出力指令としてのクロ
ック信号があると、当該ＵＲＴ５２は当該送信データを
並直列変換し、シリアルに当該送信データを回線５５方
向に送出することになる。

〔発明が解決しようとする課題〕

ところで、従来の回線送信方式にあっては、前記主制御
部５４から出力されたパラレル・データ（送信データ）
を１個の前記ＵＲＴ５２によりシリアル・データに変換
し、回線を介して送信するようにしている。

したがって、当該主制御部５４から連続的に出力される
データは、いくら前記ＵＲＴ５２に対する出力指令の間
隔を狭めても当該ＵＲＴ５２が動作することのできる最
大の速度以上の速度で送付することができないという問
題点を有していた。

そこで、本発明は以上の問題点を解決することを目的と
してなされたものであって、簡単な構成により、送信デ
ータを高速に回線上を送信することができる高速回線デ
ータ送信方式を提供することを目的としてなされたもの
である。

〔課題を解決するための手段〕

以上の問題点を解決するため本発明は第１図に示すよう
に、ｍビットのデータ長単位からなるパラレル・データ
を順次発生するパラレル・データ発生部４を有し、当該
データをシリアル・データに変換し回線を通じ送信を行
う回線データ送信方式において、パラレル・データの発
生順に各々入力させ、所定周期で発せられる出力指令に
応じて、シリアル・データに変換して順次出力するシリ
アル・データ出力部２１，２２．・・・、２ｎを並列に
ｎ個設けるとともに、各出力部からのシリアル・データ
を保持し、出力指令に応じて入力順に順次出力する出力
間隔変換部３と、各出力部２１．２２．・・・、２ｎに
対し、当該各出力部間で順次前記所定周期のｍ／ｎ倍の
間隔ずつ位相をずらして前記所定周期で発生順に出力指
令を行うとともに、前記出力間隔変換部３に対し前記所
定周期の１／ｎ倍の周期で出力指令を行うクロック制御
部１とを有するものである。

（作用）本発明に係る高速回線データ送信方式は次のように動作
する。

前記パラレル・データ発生部４からｍビットのデータ単
位長からなるパラレル・データが発生すると、その旨が
前記クロック制御部１に通知されるとともに、当該制御
部１は所定周期（Ｔｏ）で各出力部２１，２２．・・・
、２ｎに対してＪ頃次出力指令を発するとともに、各出
力部２１，２２．・・・２ｎ間にあっては、当該所定周
期のｍ／ｎ倍（ｍＴ。

／ｎ）ずつ位相をずらすことになる。

したがって、当該位相のずれは、前記発生部４が各出力
部２１，２２．・・・、２ｎに対して当該出力部間でパ
ラレル・データが入力する時間間隔に等しいか、それよ
りも長いことが必要となる。

発生したパラレル・データは発生順に順次ｎ個の前記シ
リアル・データ出力部２１，２２．・・・２ｎに入力し
、ｎ＋１個目に発生したパラレル・データは再び、前記
第１番目のシリアル・データ出力部２１に入力し、以下
同様な動作が繰り返されることになる。

各シリアル・データ出力部２１，２２．・・・２ｎに入
力した各パラレル・データは前記クロック制御部１から
の所定周期（Ｔｏ）の出力指令に応じて、シリアル・デ
ータに変換されて、各出力部間では順次ｍＴｏ　／ｎの
位相差でシリアル・データを前記出力間隔変換部３に送
出することになる。

出力間隔変換部３に前記出力部２１から送出された当該
シリアル・データが前記出力間隔変換部３に（ｍ−ｍ／
ｎ）個分保持された段階で、前記クロック制御部１から
の出力指令を受けて、前記所定周期（’ｒ、）の１　／
　ｎ倍（Ｔｏ／ｎ　）の周期で順次出力指令が行われ、
回線方向に送出されることになる。

したがって、前記出力部２１から出力されたｍ個分のシ
リアル・データ分は前記位相差時間Ｔ。

ｍ／ｎ秒で回線方向への出力が終了することになる。

当該出力部２１から入力したデータに関して回線方向へ
の出力が終了した時点にあっては、次の出力部２２から
入力したシリアル・データが（ｍ−ｍ　／　ｎ　）個分
保持されており、当該時点で前記クロック制御部１から
の出力指令を受けて出力部２１に関して行ったように前
記所定周期（’ｒ、　）の１７　ｎ倍の周期で順次出力
指令を行い前記位相差時間ｍＴｏ／ｎ時間後には当該出
力部２２から入力するデータに関する処理が終了するこ
とになる。

こうして、以上の手順を他の前記出力部２３゜・・・、
２ｎに関しても繰り返すことにより、前記パラレル・デ
ータ発生部４から発生した全パラレル・データをシリア
ル・データに変換して前記回線方向に送出させることに
なる。

したがって、前述した所定周期Ｔ。の時間間隔で出力さ
れた前記シリアル・データは前記出力間隔変更部３によ
り、Ｔｏ／ｎの時間間隔で前記回線方向に連続的に送出
することになり、伝送速度をｎ倍早めることになる。

〔実施例〕

次に本発明の実施例に係る高速回線データ送信方式につ
いて説明する。

第２図に本実施例に係る高速回線データ送信方式につい
て説明する。

本方式では、同図に示すように、ｍビットのデータ長単
位からなるパラレル・データを順次発生させるパラレル
・データ発生部４としてのＣＰＵ等から構成される主制
御部１４と、当該パラレル・データ（送信データ）の発
生順に当該パラレル・データを各々入力させ、所定周期
（’ｒｏ）で発せられる出力指令に応じて、シリアル・
データに変換して順次出力する他に、パラレル・データ
としての当該送信データに関してＣＲＣチエツク等の送
受信処理を行うＵＲＴ（Ｕｎｉｖｅｒｓａｌ　Ｒｅｃｅ
ｉｖｅｒ　Ｔｒａｎｓｍｉｔｔｅｒ）１２１　、　１２
２．　＝、　　１２ｎを並列にｎ個設けるとともに、当
該ＵＲＴ１２１゜１２２、・・・、１２ｎから出力され
たシリアル・データを保持し、出力指令に応じて順次出
力する出力間隔変更部１３と、前記各ＵＲＴ１２１゜１
２２、・・・、１２ｎに対して、当該出力部間で順次前
記所定周期（’ｒｏ）のｍ／ｎ倍の間隔ずつ位相をずら
して前記所定周期Ｔ。て入力順に出力指令を行うととも
に、前記出力間隔変換部１３に対して前記所定周期（’
ｒｏ）の１　／　ｎ倍の周期で出力指令を行うクロック
制御部１１と、データの転送を行う回線５とを有するも
のである。

さらに、前記出力間隔変換部１３は同図に示すように、
各々ｍ個のフリップ・フロップを有するｎ群のフリップ
・フロップ群１３１，１３２゜・・・　１３ｎと、当該
各フリップ・フロップを走査して順次データを前記回線
に送出するためのゲート回路１３ｃとを有する。すなわ
ち、フリップ・フロップの個数はｍｘｎ個存在すること
になる。

第３図にはｎ＝２．ｍ＝８の場合を示す。

第３図に示した場合の高速回線データ送信方式の動作に
ついて説明する。

前記主制御部１４から送信データとしてのパラレル・デ
ータが順次発生すると、当該各パラレル・データはデマ
ルチプレクサにより分配され、発生順にＵＲＴ　１２１
及びＵＲＴ　１２２に入力する。

当該主制御部１４はパラレル・データを発生させる際に
、前記クロック制御部１としてのクロック制御部１１１
にパラレル・データが発生した旨の通知を行う。

当該通知があると、当該クロック制御部１１１は前記Ｕ
ＲＴ　１２１に対して前記所定周期Ｔ０で出力指令とし
てクロック信号を送出することになる。

当該信号があると、当該ＵＲＴ１２１はこれに応じて、
入力したパラレル・データをシリアル・データに変換し
、前記出力間隔変換部１３０に、変換されたシリアル・
データが送出される。

当該シリアル・データは当該変換部１３０の前記フリッ
プ・フロップ群１３０ａに順次移動（シフト）しながら
保持される。

前記ＵＲＴ１２１がシリアル・データの出力を開始して
Ｔ。ｍ／ｎ時間後、すなわち、本例では４Ｔ。

砂径、次のＵＲＴ１２２が保持したシリアル・データの
送出を開始し、前記出力間隔変換部１３０のフリップ・
フロップ群１３０ｂに順次移動させながら保持させるこ
とになる。

すると、前記クロック制御部１１１は前記出力間隔変換
部１３０に対し、前記所定周期Ｔ。の１／ｎ倍、すなわ
ち、Ｔ０／２の周期で、前記ＵＲＴ１２１がシリアル・
データの送信を開始してから８Ｔ。

−４Ｔ０・４Ｔｏ秒後にフリップ・フロップ群１３０ａ
の最初のフリップ・フロップに対して、出力指令を行い
、回線５へ送出することになる。

第４図に前記ＵＲＴ１２１及びＵＲＴ　１２２が順次前
記クロック制御部工１の出力する出力指令としてのクロ
ック信号ＣＬＫＩ、２の出力と、シリアル・データの送
出のタイミングと、前記出力間隔変換部１３０に対する
出力指令のクロック信号ＳＴのタイミングを示すもので
ある。

前記フリップ・フロップ群１３０ａに対する出力指令は
指令を開始して４Ｔｏ秒後まてに終了し、終了と同時に
次のＵＲＴ　１２２からのシリアル・データの入力が前
記フリップ・フロップ群１３０ｂに対して開始されるこ
とになる。

前記ＵＲＴ’１２１に対する場合と同様にして、入力す
るシリアル・データに対して前記所定周期Ｔｏの１／２
の周期Ｔ。／２で出力指令がなされ、当該フリップ・フ
ロップ群１３０ｂに対する処理については４Ｔｏ秒後に
、回線５方向への送出が終了することになる。

当該処理が終了した際には、前記ＵＲＴ　１２１からの
シリアル・データが当該出力間隔変換部１３０のフリッ
プ・フロップ群１３０ａに入力しており、当該入力が開
始されてから４Ｔ０秒経過していることになる。

こうして、前述した場合と同様にして当該フリップ・フ
ロップ群１３０ａに関する回線５方向への送出処理が行
われることになる。

以上の動作を繰り返して行うことにより、前記ＵＲＴ１
２１，１２２がシリアル・データを出力する時間間隔の
２倍の速度で回線５上でデータの送信が行われることに
なる。

雄側に係るブロック、第３図は実施例（ｎ＝２．ｍ＝８
）に係るブロック図、第４図は実施例に係るデータ送信
のタイミング・チャート、第５図は従来例に係るブロッ
ク図である。

（発明の効果）以上説明したように、本発明は前記シリアル・データ出
力部をｎ個設け、各出力部において所定周期Ｔ。で出力
を行うとともに、各出力部間の出力指令の周期を当該周
期のｍ／ｎ倍ずつずらせている。

したがって、前記出力間隔変換部に対する出力指令のタ
イミングを前記所定周期の１　／　ｎ倍にすることによ
り、簡単な構成で、当該シリアル・データ出力部により
シリアル・データを出力する周期を縮めて、ｎ倍の速度
で高速に回線上のデータの送信を行うことができること
になる。

１．１１・・・クロック制御部２１．２２〜２ｎ・・・シリアル・データ出力部３．１
３．１３０・・・出力間隔変換部４（１４）・・・パラ
レル・データ発生部（主制御部）

Claims

【特許請求の範囲】ｍビットのデータ長単位からなるパラレル・データを順
次発生するパラレル・データ発生部（４）を有し、当該
データをシリアル・データに変換し回線を通じ送信を行
う回線データ送信方式において、パラレル・データの発生順に各々入力させ、所定周期で
発せられる出力指令に応じて、シリアル・データに変換
して順次出力するシリアル・データ出力部（２１，２２
，・・・，２ｎ）を並列にｎ個設けるとともに、各出力部からのシリアル・データを保持し、出力指令に
応じて入力順に順次出力する出力間隔変換部（３）と、各出力部（２１，２２，・・・，２ｎ）に対し、当該各
出力部間で順次前記所定周期のｍ／ｎ倍の間隔ずつ位相
をずらして前記所定周期で発生順に出力指令を行うとと
もに、前記出力間隔変換部（３）に対し前記所定周期の
１／ｎ倍の周期で出力指令を行うクロック制御部（１）
とを有することを特徴とする高速回線データ送信方式。