JPH03117240A - ディジタル信号の伝送方法及び装置 - Google Patents
ディジタル信号の伝送方法及び装置Info
- Publication number
- JPH03117240A JPH03117240A JP1254503A JP25450389A JPH03117240A JP H03117240 A JPH03117240 A JP H03117240A JP 1254503 A JP1254503 A JP 1254503A JP 25450389 A JP25450389 A JP 25450389A JP H03117240 A JPH03117240 A JP H03117240A
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- Japan
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- signal
- clock
- clock signal
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- Pending
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- 238000000034 method Methods 0.000 title claims description 8
- 230000005540 biological transmission Effects 0.000 claims abstract description 21
- 230000008054 signal transmission Effects 0.000 claims 2
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号の伝送において、送信側でデー
タ及びそれに付加するクロック信号を制御することによ
り、受信側での再生を容易にする方法及び装置に関する
。
タ及びそれに付加するクロック信号を制御することによ
り、受信側での再生を容易にする方法及び装置に関する
。
〔従来技術とその課題］
従来は、一定ビット長単位でディジタル信号を伝送する
場合、データにデータ長を示す信号を付加して、受信側
でそれを検出し、一定データ長に再生するため、受信側
回路が複雑になるという課題がある。
場合、データにデータ長を示す信号を付加して、受信側
でそれを検出し、一定データ長に再生するため、受信側
回路が複雑になるという課題がある。
本発明方法は上記の課題を解決するため、第１図示のよ
うに送信側■から受信側ＩＩへディジタル信号を伝送す
る場合において、送信側ＩでデータＤｓＩに付加するク
ロック信号Ｓｃの送信データＤｐ＋のビット単位にエツ
ジを付加し、一定の送信データＤｐ＋の１ビット長単位
にデータ［］Ｓ、の送信停止及びクロック信号Ｓｃのエ
ツジ付加の停止を行うことにより受信側ＩＩで一定のビ
ット長単位にデータＤＩ）３を再生するようにしたもの
である。
うに送信側■から受信側ＩＩへディジタル信号を伝送す
る場合において、送信側ＩでデータＤｓＩに付加するク
ロック信号Ｓｃの送信データＤｐ＋のビット単位にエツ
ジを付加し、一定の送信データＤｐ＋の１ビット長単位
にデータ［］Ｓ、の送信停止及びクロック信号Ｓｃのエ
ツジ付加の停止を行うことにより受信側ＩＩで一定のビ
ット長単位にデータＤＩ）３を再生するようにしたもの
である。
本発明装置は同じ課題を解決するため、第１図示のよう
に送信側Ｉから受信側ＩＩへディジタル信号を伝送する
装置において、送信データＤｐ＋をロード信号Ｓｌ＋の
入力でロードし、クロック信号Ｓｃの入力でデータ［］
Ｓ、を１ビット毎に送信するデータ送信部Ａｌと、ロー
ド信号Ｓｌ．及びクロック信号Ｓｃを出力し、一定ビッ
ト長送信終了毎にクロック信号Ｓｃの送信を停止するク
ロック発生部Ａ２と、このクロック発生部Ａ２より出力
するクロック信号Ｓｃを受信して出力し、クロック信号
Ｓｃを一定時間受信しない時は一定ビット長受信終了と
みなしてロード信号Ｓｌ２を出力するクロック受信部Ｂ
２と、クロック信号Ｓｃを人力しデータ送信部Ａｌより
送信するデータＤｓ１を受信するデータ受信部Ｂ１と、
ロード信号Ｓｌ２を入力してこのデータ受信部Ｂ１の出
力データＤｐｚをロードし受信データＤｐａを得るデー
タ再生部Ｂ３とよりなる構成としたものである。
に送信側Ｉから受信側ＩＩへディジタル信号を伝送する
装置において、送信データＤｐ＋をロード信号Ｓｌ＋の
入力でロードし、クロック信号Ｓｃの入力でデータ［］
Ｓ、を１ビット毎に送信するデータ送信部Ａｌと、ロー
ド信号Ｓｌ．及びクロック信号Ｓｃを出力し、一定ビッ
ト長送信終了毎にクロック信号Ｓｃの送信を停止するク
ロック発生部Ａ２と、このクロック発生部Ａ２より出力
するクロック信号Ｓｃを受信して出力し、クロック信号
Ｓｃを一定時間受信しない時は一定ビット長受信終了と
みなしてロード信号Ｓｌ２を出力するクロック受信部Ｂ
２と、クロック信号Ｓｃを人力しデータ送信部Ａｌより
送信するデータＤｓ１を受信するデータ受信部Ｂ１と、
ロード信号Ｓｌ２を入力してこのデータ受信部Ｂ１の出
力データＤｐｚをロードし受信データＤｐａを得るデー
タ再生部Ｂ３とよりなる構成としたものである。
送信データＤｐ＋はデータ送信部ＡＩにクロック発生部
Ａ２のロード信号ＳＩＩでロードされ、それ以降はクロ
ック信号ＳｃでデータＤｓ１はデータ送信部Ａｌから１
ビット毎に送信される。一定ビット長送信終了毎にクロ
ック発生部Ａ２はクロック信号Ｓｃの送信を停止する。
Ａ２のロード信号ＳＩＩでロードされ、それ以降はクロ
ック信号ＳｃでデータＤｓ１はデータ送信部Ａｌから１
ビット毎に送信される。一定ビット長送信終了毎にクロ
ック発生部Ａ２はクロック信号Ｓｃの送信を停止する。
データ送信部Ａｌより送信されるデータＤｓ１はデータ
受信部Ｂ１で受信され、またクロック発生部Ａ２より送
信されるクロック信号Ｓｃはクロック受信部Ｂ２で受信
されてデータ受信部Ｂ１に入力され、データ受信部Ｂ１
よりデータロｐ、が出力される。
受信部Ｂ１で受信され、またクロック発生部Ａ２より送
信されるクロック信号Ｓｃはクロック受信部Ｂ２で受信
されてデータ受信部Ｂ１に入力され、データ受信部Ｂ１
よりデータロｐ、が出力される。
クロック受信部Ｂ２は、クロック信号Ｓｃを一定時間受
信しない時は一定ビット長受信終了とみなしてロード信
号Ｓｌ２を出力し、このロード信号Ｓｌ２はデータ再生
部Ｂ３に入力され、当該ロード信号Ｓｌ２によりデータ
受信部Ｂ１より出力されるデータＤｐａはデータ再生部
Ｂ３にロードされ、これより受信データロｐ、が得られ
信号が再生されることになる。
信しない時は一定ビット長受信終了とみなしてロード信
号Ｓｌ２を出力し、このロード信号Ｓｌ２はデータ再生
部Ｂ３に入力され、当該ロード信号Ｓｌ２によりデータ
受信部Ｂ１より出力されるデータＤｐａはデータ再生部
Ｂ３にロードされ、これより受信データロｐ、が得られ
信号が再生されることになる。
以下図面に基づいて本発明の詳細な説明する。
第１図は本発明方法及び装置の一実施例の構成を示すブ
ロック図で、まず、その構成を説明する。
ロック図で、まず、その構成を説明する。
第１図においてＩは送信側、■は受信側である。
Ａｌはデータ送信部、例えば送信パラレルデータロｐ１
をロード信号Ｓｌ１の人力でロードし、クロック信号Ｓ
ｃの入力でシリアルデータＤｓ１を１ビット毎に送信す
るパラレル／シリアル変換部で、パラレルデータＤｐ＋
をシリアルデータＤｓ１に変換するものである。
をロード信号Ｓｌ１の人力でロードし、クロック信号Ｓ
ｃの入力でシリアルデータＤｓ１を１ビット毎に送信す
るパラレル／シリアル変換部で、パラレルデータＤｐ＋
をシリアルデータＤｓ１に変換するものである。
Ａ２はこのパラレル／シリアル変換部Ａｌにロード信号
Ｓｌ＋及びクロック信号Ｓｃを出力し、一定ビット長送
信終了毎にクロック信号Ｓｃの送信を停止するクロック
発生部である。
Ｓｌ＋及びクロック信号Ｓｃを出力し、一定ビット長送
信終了毎にクロック信号Ｓｃの送信を停止するクロック
発生部である。
Ｂ１はクロック信号Ｓｃを入力しデータ送信部Ａｌより
送信するシリアルデータＤｓ１を受信するデータ受信部
で、この実施例の場合、パラレル／シリアル変換部Ａｌ
より送信するシリアルデータＯｓ。
送信するシリアルデータＤｓ１を受信するデータ受信部
で、この実施例の場合、パラレル／シリアル変換部Ａｌ
より送信するシリアルデータＯｓ。
をクロック信号Ｓｃの入力でパラレルデータ０１１２に
変換するシリアル／パラレル変換部である。
変換するシリアル／パラレル変換部である。
Ｂ２はクロック発生部Ａ２より出力するクロック信号Ｓ
ｃを受信してシリアル／パラレル変換部Ｂ１に出力し、
クロック信号Ｓｃを一定時間受信しない時は一定ビット
長受信終了とみなしてロード信号ＳＬａを出力するクロ
ック受信部である。
ｃを受信してシリアル／パラレル変換部Ｂ１に出力し、
クロック信号Ｓｃを一定時間受信しない時は一定ビット
長受信終了とみなしてロード信号ＳＬａを出力するクロ
ック受信部である。
Ｂ３はロード信号Ｓｌ２を入力してシリアル／パラレル
変換部Ｂ１の出力データ （パラレルデータ）Ｄｐｚを
ロード１受信パラレルデータＯｐ３を得るデ−タ再生部
、例えばデータレジスタである。
変換部Ｂ１の出力データ （パラレルデータ）Ｄｐｚを
ロード１受信パラレルデータＯｐ３を得るデ−タ再生部
、例えばデータレジスタである。
次に本実施例の動作を第２図示の動作タイムチャートに
より説明する。
より説明する。
送信パラレルデータＤｐ＋ （第２図（イ）参照）はパ
ラレル／シリアル変換部Ａｌにクロック発生部Ａ２のロ
ード信号Ｓｌ＋ （第２図（０）参照）で、パラレル／
シリアル変換部Ａｌにロードされ、それ以降はクロック
発生部Ａ２のクロック信号Ｓｃ （第２図（ニ）参照）
で、シリアルデータＤｓ１（第２図（ハ）参照）は、パ
ラレル／シリアル変換部Ａｌより１ビット毎に送信され
る。一定ビット長送信終了毎、本実施例では５ビット長
送信終了毎にクロック発生部Ａ２はクロック信号Ｓｃの
送信が停止する。
ラレル／シリアル変換部Ａｌにクロック発生部Ａ２のロ
ード信号Ｓｌ＋ （第２図（０）参照）で、パラレル／
シリアル変換部Ａｌにロードされ、それ以降はクロック
発生部Ａ２のクロック信号Ｓｃ （第２図（ニ）参照）
で、シリアルデータＤｓ１（第２図（ハ）参照）は、パ
ラレル／シリアル変換部Ａｌより１ビット毎に送信され
る。一定ビット長送信終了毎、本実施例では５ビット長
送信終了毎にクロック発生部Ａ２はクロック信号Ｓｃの
送信が停止する。
パラレル／シリアル変換部ＡＩより送信されるシリアル
データＤｓ、はシリアル／パラレル変換部Ｂ１で受信さ
れ、またクロック発生部Ａ２より送信されるクロック信
号Ｓｃはクロック受信部Ｂ２で受信されてシリアル／パ
ラレル変換部Ｂ１に入力され、シリアル／パラレル変換
部Ｂ１よりパラレルデータＤｐｚ（第２図（へ）参照）
が出力される。
データＤｓ、はシリアル／パラレル変換部Ｂ１で受信さ
れ、またクロック発生部Ａ２より送信されるクロック信
号Ｓｃはクロック受信部Ｂ２で受信されてシリアル／パ
ラレル変換部Ｂ１に入力され、シリアル／パラレル変換
部Ｂ１よりパラレルデータＤｐｚ（第２図（へ）参照）
が出力される。
クロツタ受信部Ｂ２は、クロック信号Ｓｃを一定時間受
信しない時は５ビット長受信終了とみなしてロード信号
５１２（第２図（幻参照）を出力し、このロード信号Ｓ
ｌ．はデータレジスタＢ３に入力され、当該ロード信号
Ｓｌ２によりシリアル／パラレル変換部Ｂｌより出力さ
れるパラレルデータＯｐ２はデータレジスタＢ３にロー
ドされ、これより受信パラレルデータＤｐ、（第２図（
ト）参照）が得られ信号が再生されることになる。
信しない時は５ビット長受信終了とみなしてロード信号
５１２（第２図（幻参照）を出力し、このロード信号Ｓ
ｌ．はデータレジスタＢ３に入力され、当該ロード信号
Ｓｌ２によりシリアル／パラレル変換部Ｂｌより出力さ
れるパラレルデータＯｐ２はデータレジスタＢ３にロー
ドされ、これより受信パラレルデータＤｐ、（第２図（
ト）参照）が得られ信号が再生されることになる。
上述の説明より明らかなように本発明によれば、送信側
Ｉから受信側ＩＩへディジタル信号を伝送する場合にふ
いて、送信側ＩでデータＤｓ１に付加するクロック信号
Ｓｃの送信データＤｐ＋の１ビット単位にエツジを付加
し、一定の送信データＤｐ＋のビット長単位にデータＤ
ｓ＋の送信停止及びクロック信号Ｓｃのエツジ付加の停
止を行うことにより受信側ＩＩで一定のとツキ長単位に
データＯｐ３を再生することを特徴とする方法及び装置
であるから、ディジタルデータを伝送する場合に一定ビ
ット長のデータを再生する受信側の回路構成を簡単にで
き、安価に実施できる。
Ｉから受信側ＩＩへディジタル信号を伝送する場合にふ
いて、送信側ＩでデータＤｓ１に付加するクロック信号
Ｓｃの送信データＤｐ＋の１ビット単位にエツジを付加
し、一定の送信データＤｐ＋のビット長単位にデータＤ
ｓ＋の送信停止及びクロック信号Ｓｃのエツジ付加の停
止を行うことにより受信側ＩＩで一定のとツキ長単位に
データＯｐ３を再生することを特徴とする方法及び装置
であるから、ディジタルデータを伝送する場合に一定ビ
ット長のデータを再生する受信側の回路構成を簡単にで
き、安価に実施できる。
第１図は本発明方法及び装置の一実施例の構成を示すブ
ロック図、第２図はその動作タイムチャートである。 ■・・・・・・送信側、■・・・・・・受信側、Ａｌ・
・・・・・データ送信部（パラレル／シリアル変換部）
、Ａ２・・・・・・クロック発生部、Ｄｐ＋・・・・・
・送信（パラレル）データ、０８１・・・・・・ （シ
リアル）データ、Ｓｌ、・・・・・・ロード信号、Ｓｃ
・・・・・・クロック信号、Ｂ１・・・・・・データ受
信部（シリアル／パラレル変換部）、Ｂ２・・・・・・
クロック受信部、Ｂ３・・・・・・データ再生部（デー
タレジスタ）、Ｄｐ２・・・・・・（パラレル）データ
、Ｄｐ３・・・・・・受信（パラレル）データ、Ｓｌ２
・・・・・・ロード信号。
ロック図、第２図はその動作タイムチャートである。 ■・・・・・・送信側、■・・・・・・受信側、Ａｌ・
・・・・・データ送信部（パラレル／シリアル変換部）
、Ａ２・・・・・・クロック発生部、Ｄｐ＋・・・・・
・送信（パラレル）データ、０８１・・・・・・ （シ
リアル）データ、Ｓｌ、・・・・・・ロード信号、Ｓｃ
・・・・・・クロック信号、Ｂ１・・・・・・データ受
信部（シリアル／パラレル変換部）、Ｂ２・・・・・・
クロック受信部、Ｂ３・・・・・・データ再生部（デー
タレジスタ）、Ｄｐ２・・・・・・（パラレル）データ
、Ｄｐ３・・・・・・受信（パラレル）データ、Ｓｌ２
・・・・・・ロード信号。
Claims (2)
- （１）送信側 I から受信側IIへディジタル信号を伝送
する場合において、送信側 I でデータＤｓ＿１に付加
するクロック信号Ｓｃの送信データＤｐ＿１の１ビット
単位にエッジを付加し、一定の送信データＤｐ＿１のビ
ット長単位にデータＤｓ＿１の送信停止及びクロック信
号Ｓｃのエッジ付加の停止を行うことにより受信側IIで
一定のビット長単位にデータＤｐ＿３を再生することを
特徴とするディジタル信号の伝送方法。 - （２）送信側 I から受信側IIへディジタル信号を伝送
する装置において、送信データＤｐ＿１をロード信号Ｓ
ｌ＿１の入力でロードし、クロック信号Ｓｃの入力でデ
ータＤｓ＿１を１ビット毎に送信するデータ送信部Ａｌ
と、ロード信号Ｓｌ＿１及びクロック信号Ｓｃを出力し
、一定ビット長送信終了毎にクロック信号Ｓｃの送信を
停止するクロック発生部Ａ２と、このクロック発生部Ａ
２より出力するクロック信号Ｓｃを受信して出力し、ク
ロック信号Ｓｃを一定時間受信しない時は一定ビット長
受信終了とみなしてロード信号Ｓｌ＿２を出力するクロ
ック受信部Ｂ２と、クロック信号Ｓｃを入力しデータ送
信部Ａｌより送信するデータＤｓ＿１を受信するデータ
受信部Ｂ１と、ロード信号Ｓｌ＿２を入力してこのデー
タ受信部Ｂ１の出力データＤｐ＿２をロードし受信デー
タＤｐ＿３を得るデータ再生部Ｂ３とよりなるディジタ
ル信号の伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254503A JPH03117240A (ja) | 1989-09-29 | 1989-09-29 | ディジタル信号の伝送方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254503A JPH03117240A (ja) | 1989-09-29 | 1989-09-29 | ディジタル信号の伝送方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03117240A true JPH03117240A (ja) | 1991-05-20 |
Family
ID=17265962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254503A Pending JPH03117240A (ja) | 1989-09-29 | 1989-09-29 | ディジタル信号の伝送方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03117240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110875911A (zh) * | 2018-09-03 | 2020-03-10 | 厦门奇力微电子有限公司 | 支持自动识别单个数据包数据位数的通信协议及通信方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613175U (ja) * | 1984-06-13 | 1986-01-10 | ダイハツ工業株式会社 | 自動車の車体後部における箱状長尺物収納構造 |
| JPS6278657A (ja) * | 1985-09-30 | 1987-04-10 | ジ−メンス・アクチエンゲゼルシヤフト | 直列インタフエ−スを介してビツトおよびバイト同期デ−タ伝送を行なう方法 |
| JPS6417198A (en) * | 1987-07-13 | 1989-01-20 | Hitachi Ltd | Transmitter |
-
1989
- 1989-09-29 JP JP1254503A patent/JPH03117240A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613175U (ja) * | 1984-06-13 | 1986-01-10 | ダイハツ工業株式会社 | 自動車の車体後部における箱状長尺物収納構造 |
| JPS6278657A (ja) * | 1985-09-30 | 1987-04-10 | ジ−メンス・アクチエンゲゼルシヤフト | 直列インタフエ−スを介してビツトおよびバイト同期デ−タ伝送を行なう方法 |
| JPS6417198A (en) * | 1987-07-13 | 1989-01-20 | Hitachi Ltd | Transmitter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110875911A (zh) * | 2018-09-03 | 2020-03-10 | 厦门奇力微电子有限公司 | 支持自动识别单个数据包数据位数的通信协议及通信方法 |
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