JPS6065372A - 分散処理形のマイクロコンピユ−タ装置 - Google Patents
分散処理形のマイクロコンピユ−タ装置Info
- Publication number
- JPS6065372A JPS6065372A JP58175087A JP17508783A JPS6065372A JP S6065372 A JPS6065372 A JP S6065372A JP 58175087 A JP58175087 A JP 58175087A JP 17508783 A JP17508783 A JP 17508783A JP S6065372 A JPS6065372 A JP S6065372A
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- JP
- Japan
- Prior art keywords
- central processing
- processing unit
- bus
- scu
- detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、複数の中央処理装置を備えたマスタースレー
ブ形の分散処理形マイクロコンピュータ装置に関する。
ブ形の分散処理形マイクロコンピュータ装置に関する。
従来、この種のマイクロコンピュータ装置は、マスター
中央処理装置（以下、ＭＣＵという。）が各々のスレー
ブ中央処理装置（以下、ＳＣＵという。）の有無や種別
などを識別するために、各々のＳＣＵに対して個別な結
線を行い、その個別結線から得られる信号を利用しＣい
た。したかって、ＳＣＵの数だけＭＣＵへの個別結線が
必要となる欠点があった。
中央処理装置（以下、ＭＣＵという。）が各々のスレー
ブ中央処理装置（以下、ＳＣＵという。）の有無や種別
などを識別するために、各々のＳＣＵに対して個別な結
線を行い、その個別結線から得られる信号を利用しＣい
た。したかって、ＳＣＵの数だけＭＣＵへの個別結線が
必要となる欠点があった。
また、他の従来例方法では、マイクロコンピュータ装置
のＮＣＵが各々のＳＣＵの有無や種別なとを識別するた
めに、ディジイチェン（ｄａｉｓｙ−ｃｈａｉｎ）方式
というＭＣＵからあるＳＣＵへ結線し、結線されたＳＣ
Ｕから結線されていない残りのＳＣＵの一つに結線し、
同様にして結線されないＳＣＵがなくなるまで結線し、
最後に結線されたＳＣＵからＭＣＵへ結線を行い、最初
に結線されたＳＣＵから順番に最後に結線されたＳＣＵ
までを判断していった。したがって、途中の結線が切れ
た場合や途中のＳＣＵが異品になった場合に、その先に
続くＳＣＵすべての有無や種別などを識別できなくなる
欠点があった。
のＮＣＵが各々のＳＣＵの有無や種別なとを識別するた
めに、ディジイチェン（ｄａｉｓｙ−ｃｈａｉｎ）方式
というＭＣＵからあるＳＣＵへ結線し、結線されたＳＣ
Ｕから結線されていない残りのＳＣＵの一つに結線し、
同様にして結線されないＳＣＵがなくなるまで結線し、
最後に結線されたＳＣＵからＭＣＵへ結線を行い、最初
に結線されたＳＣＵから順番に最後に結線されたＳＣＵ
までを判断していった。したがって、途中の結線が切れ
た場合や途中のＳＣＵが異品になった場合に、その先に
続くＳＣＵすべての有無や種別などを識別できなくなる
欠点があった。
本発明は、前記の欠点を解決し、ＳＣＵの有無や種別な
どを識別ができ、かつＭＣＵとＳＣＵとの間の結線回数
が少なく、にた途中のＳＣＵの屑状、断線による影響が
少ない分散処理形のマイクロコンピュータ装置を提供す
ることを目的とする。
どを識別ができ、かつＭＣＵとＳＣＵとの間の結線回数
が少なく、にた途中のＳＣＵの屑状、断線による影響が
少ない分散処理形のマイクロコンピュータ装置を提供す
ることを目的とする。
本発明は、１個のマスター中央処理装置と、それぞれ独
立のクロック信号により動作する複数のスレーブ中央処
理装置と、前記マスター中央処理装置と上記スレーブ中
央処理装置との間に接６、九されたアドレスバス、デー
タバスおよびコントロールハスを含む共通ハスとを備え
た分散処理形のマイクロコンピユータ装置において、各
スレーブ中央処理装置にはその状態信号を送出するオー
プンコレクタ型の複数ビットの出力ボートを備え、前記
マスター中火処理装置には前記出力ボートの信号を入力
とじビット情報に庇護してそのマスター中央処理装置の
マイクロコンピュータに与える検出回路を備え、前記出
力ボートと前記検出回路との間が各ビット毎に共通バス
により結線された構成を特徴とする。
立のクロック信号により動作する複数のスレーブ中央処
理装置と、前記マスター中央処理装置と上記スレーブ中
央処理装置との間に接６、九されたアドレスバス、デー
タバスおよびコントロールハスを含む共通ハスとを備え
た分散処理形のマイクロコンピユータ装置において、各
スレーブ中央処理装置にはその状態信号を送出するオー
プンコレクタ型の複数ビットの出力ボートを備え、前記
マスター中火処理装置には前記出力ボートの信号を入力
とじビット情報に庇護してそのマスター中央処理装置の
マイクロコンピュータに与える検出回路を備え、前記出
力ボートと前記検出回路との間が各ビット毎に共通バス
により結線された構成を特徴とする。
次に、本発明の実施例について、図面を参照して説明す
る。第１図は本発明一実施例分散処理形のマイクロコン
ピユータ装置のブロック構成図である。
る。第１図は本発明一実施例分散処理形のマイクロコン
ピユータ装置のブロック構成図である。
第１図において、ＭＣＵ１にＳＣＵ２が検出バス３、４
およびアドレス・データ・コントロール線（アドレスバ
スとデータバスと：１ントロールハス）５によって接続
される。マイクロコンピュータ装置（以下、ＣＰＵとい
う。）１１には、検出回路１２の出力か、検出線Ｉ３．
１４を介して接続され、検出回路１２のリセット端子は
、リセット線１５を介してＣＰ１１に接続される。発信
器１Ｇの出力は、ＣＰＵ１１に接続される。ＭＣＵ１は
、以上のようにＣＰＵ１１、検出回路１２および発信器
１６により構成される。ＣＰＵ２１には出力ボート２２
が内部データ線２３、２４を介して接続され、出カポー
ト２２のりロック端子には、ラッチ制御線２５を介して
ＣＰＵ２１の信号が接続される。発信器２Ｇは独立同期
であり、その出力はＣＰＵ２１に接続される。ＳＣＵ２
の種別を暦月とし′Ｃ設定するディジタルスイッチ２７
がＣＰＵ２１に接続される。ＳＣＵ２は、以上のように
、ＣＰＵ２１、出カポート２２、発信器２６およびディ
ジタルスイッチ２７により構成される。
およびアドレス・データ・コントロール線（アドレスバ
スとデータバスと：１ントロールハス）５によって接続
される。マイクロコンピュータ装置（以下、ＣＰＵとい
う。）１１には、検出回路１２の出力か、検出線Ｉ３．
１４を介して接続され、検出回路１２のリセット端子は
、リセット線１５を介してＣＰ１１に接続される。発信
器１Ｇの出力は、ＣＰＵ１１に接続される。ＭＣＵ１は
、以上のようにＣＰＵ１１、検出回路１２および発信器
１６により構成される。ＣＰＵ２１には出力ボート２２
が内部データ線２３、２４を介して接続され、出カポー
ト２２のりロック端子には、ラッチ制御線２５を介して
ＣＰＵ２１の信号が接続される。発信器２Ｇは独立同期
であり、その出力はＣＰＵ２１に接続される。ＳＣＵ２
の種別を暦月とし′Ｃ設定するディジタルスイッチ２７
がＣＰＵ２１に接続される。ＳＣＵ２は、以上のように
、ＣＰＵ２１、出カポート２２、発信器２６およびディ
ジタルスイッチ２７により構成される。
第２図は第１図に示す検出回路１２の回路図である。第
２図において、Ｄ形フリップフロップ１２１．１２２の
リセット端子Ｒには、リセット線１５を介して図外のＣ
ＰＵ１１の信号が接続される。フリップフロップ１２１
、１２２の入力端子Ｄにはハイレベルの信号が固定的に
入力される。フリップフロップ１２１、１２２の出力端
子Ｑには、検出線１３．１４を介して図外のＣＰＵ１１
にそれぞれ接続される。２人カッアゲート１２３の出力
には、検出ハス線３．４を介して図外の出力ボート２２
の信号が接続される。
２図において、Ｄ形フリップフロップ１２１．１２２の
リセット端子Ｒには、リセット線１５を介して図外のＣ
ＰＵ１１の信号が接続される。フリップフロップ１２１
、１２２の入力端子Ｄにはハイレベルの信号が固定的に
入力される。フリップフロップ１２１、１２２の出力端
子Ｑには、検出線１３．１４を介して図外のＣＰＵ１１
にそれぞれ接続される。２人カッアゲート１２３の出力
には、検出ハス線３．４を介して図外の出力ボート２２
の信号が接続される。
２入力ノアゲート１２３の出力は、フリップフロップ１
２１のクロック端子に接続される。フリップフロツプ１
２２のクロック端子には検出バス線４が接続される。検
出回路１２は、以上のようにフリップフロップ１２１．
１２２および２入力ノアゲート１２３により構成される
。
２１のクロック端子に接続される。フリップフロツプ１
２２のクロック端子には検出バス線４が接続される。検
出回路１２は、以上のようにフリップフロップ１２１．
１２２および２入力ノアゲート１２３により構成される
。
第３図は第１図に示す出カポート２２の回路図である。
フリップフロツプ２２１、２２２の入力Ｄ端子には、内
部データ線２３、２４を介して、それぞれ図外のＣＰＵ
２１の信号が接続される。フリップフロップ２２１、２
２２のクロック端子には、ラッチ制御線２５を介して図
外のＣＰＵ２１に接続される。フリップフロップ２２１
、２２２の出力Ｑ端子には、トランジスタ２２３、２２
４のベースがそれぞれ接続される。トランジスタ２２３
、２２４のエミッタは、それぞれ接１山される。トラン
ジスタ２２３．２２４のコレクタはオープンコレクタ形
に使用され、それぞれ検出バス線３、４が接続され、図
外の検出回路１２に接続される。
部データ線２３、２４を介して、それぞれ図外のＣＰＵ
２１の信号が接続される。フリップフロップ２２１、２
２２のクロック端子には、ラッチ制御線２５を介して図
外のＣＰＵ２１に接続される。フリップフロップ２２１
、２２２の出力Ｑ端子には、トランジスタ２２３、２２
４のベースがそれぞれ接続される。トランジスタ２２３
、２２４のエミッタは、それぞれ接１山される。トラン
ジスタ２２３．２２４のコレクタはオープンコレクタ形
に使用され、それぞれ検出バス線３、４が接続され、図
外の検出回路１２に接続される。
このように構成された分散処理形のマイクロコンピュー
タ装置の動作について説明する。
タ装置の動作について説明する。
第１図において、ＭＣＵ１から各ＳＣＵ２のディジタル
スイッチに設定された番号がｍである状態のＳＣＵ２を
検出する動作を−・例として説明する。ＭＣＵ１からア
ドレス・データ・コントロール線５を介して、ディジタ
ルスイッチ２７の設定番号ｍがＳＣＵ２に、また、出力
ボート２２から検出バス線３へ「ハイ」、「ハイ」、「
ロー」、「ハイ」の信号パターン送る。また、検出バス
線４へ「ロー」、「ハイ」、［ハイ」、「ハイ」の信号
パターンを動じに同一同期で繰返し送出する命令を送る
。検出回路１２をリセット線１５を介してリセットする
。
スイッチに設定された番号がｍである状態のＳＣＵ２を
検出する動作を−・例として説明する。ＭＣＵ１からア
ドレス・データ・コントロール線５を介して、ディジタ
ルスイッチ２７の設定番号ｍがＳＣＵ２に、また、出力
ボート２２から検出バス線３へ「ハイ」、「ハイ」、「
ロー」、「ハイ」の信号パターン送る。また、検出バス
線４へ「ロー」、「ハイ」、［ハイ」、「ハイ」の信号
パターンを動じに同一同期で繰返し送出する命令を送る
。検出回路１２をリセット線１５を介してリセットする
。
いま、ＳＣＵ２のディジタルスイッチ２７の設定番号が
すべてｍでない場合には、検出線１３と１４を介する信
号がともに「ロー」のままである。また、前記の設定番
号が一つだけｍである場合には、検出線１４を介する信
号は「ハイ」となり、検出線１３を介する信号は「ロー
」のままである。また、前記の設定番号が二つ以上ｍで
ある場合には、ＳＣＵ２は各々発イ３器２６を持ってい
るために、検出バス線３．４上で信号の衝突が起こり、
検出線１３と１４とを介する信号はともに「ハイ」とな
る。したがって、ＭＣＵ１は検出線１３と１４とを介す
る信号によっ°（ディジタルスイッチ２７の設定番号が
ｍであるＳＣＵ２の有無とディジタルスイッチ２７の設
定番号がｍであるＳＣＵ２が複数個あるか２．７いかを
認識することができる。
すべてｍでない場合には、検出線１３と１４を介する信
号がともに「ロー」のままである。また、前記の設定番
号が一つだけｍである場合には、検出線１４を介する信
号は「ハイ」となり、検出線１３を介する信号は「ロー
」のままである。また、前記の設定番号が二つ以上ｍで
ある場合には、ＳＣＵ２は各々発イ３器２６を持ってい
るために、検出バス線３．４上で信号の衝突が起こり、
検出線１３と１４とを介する信号はともに「ハイ」とな
る。したがって、ＭＣＵ１は検出線１３と１４とを介す
る信号によっ°（ディジタルスイッチ２７の設定番号が
ｍであるＳＣＵ２の有無とディジタルスイッチ２７の設
定番号がｍであるＳＣＵ２が複数個あるか２．７いかを
認識することができる。
（発明の効果〕
本発明は、以上説明したように、少なくとも２ビットの
一致検出回路を備えたＭＣＵの入カポ−トと各ＳＣＵの
オープンコレクタ型の出力ボートとの間を少なくとも２
本以上のバスで結線することにより、ＳＣＵの有無や種
別などを識別できる優れた効果がある。
一致検出回路を備えたＭＣＵの入カポ−トと各ＳＣＵの
オープンコレクタ型の出力ボートとの間を少なくとも２
本以上のバスで結線することにより、ＳＣＵの有無や種
別などを識別できる優れた効果がある。
第１図は本発明−実施例分散処理形マイクロコンピュー
タ装置のブロック構成図。 第２図は第１図に示す検出回路（１２）の回路図。 第３図は第１図に示す出力ボート（２２）の回路図。 １・・・マスター中央処理装置（ＭＣＵ）、２・・・ス
レーブ中央処理装置（ＳＣＵ）、３・・・検出ハス線、
４・・・１灸出ハス線、５・・・アドレス・データ・コ
ントロール線、１１・・・マイクロコンピュータ装置（
ＣＰＵ）、１２・・・検出回路、１３・・・検出線、１
４・・・検出線、１５・・・リセット線、１６・・・発
信器、２１・・・マイクロコンピュータ装置（ＣＰＵ）
、２２・・・出力ボート、２３・・・内部データ線、２
４・・・内部データ線、２５・・・ラッチ制御線、２６
・・・発信器、２７・・・ディジタルスイッチ（ＤＳＷ
）、１２１、１２２、２２１、２２２・・・Ｄ型フリッ
プフロップ（Ｆ／Ｆ）、１２３・・・２入力ノアゲート
、２２３、２２４・・・トランジスタ。 特許出願人 日本電気株式会社 代理人 弁理士 井出 直孝 ３２ 図
タ装置のブロック構成図。 第２図は第１図に示す検出回路（１２）の回路図。 第３図は第１図に示す出力ボート（２２）の回路図。 １・・・マスター中央処理装置（ＭＣＵ）、２・・・ス
レーブ中央処理装置（ＳＣＵ）、３・・・検出ハス線、
４・・・１灸出ハス線、５・・・アドレス・データ・コ
ントロール線、１１・・・マイクロコンピュータ装置（
ＣＰＵ）、１２・・・検出回路、１３・・・検出線、１
４・・・検出線、１５・・・リセット線、１６・・・発
信器、２１・・・マイクロコンピュータ装置（ＣＰＵ）
、２２・・・出力ボート、２３・・・内部データ線、２
４・・・内部データ線、２５・・・ラッチ制御線、２６
・・・発信器、２７・・・ディジタルスイッチ（ＤＳＷ
）、１２１、１２２、２２１、２２２・・・Ｄ型フリッ
プフロップ（Ｆ／Ｆ）、１２３・・・２入力ノアゲート
、２２３、２２４・・・トランジスタ。 特許出願人 日本電気株式会社 代理人 弁理士 井出 直孝 ３２ 図
Claims (1)
- （１）１個のマスター中央処理装置と、それぞれ独立の
クロック信号により動作する複数のスレーブ中央処理装
置と、 前記マスター中央処理装置と上記スレーブ中央処理装置
との間に接続されたアドレスバス、データバスおよびコ
ントロールハスを含む共通パスとを備えた分散処理形の
マイクロコンピュータ装置において、 各スレーブ中央処理装置にυＪその状態信号を送出する
オープンコレクタ型の複数ビットの出カポートを備え、 前記マスター中央処理装置には前記出カポートの信壮を
人力としビット情報に変換してそのマスター中央処理装
置のマイクロコンピュータに与える検出回路を備え、 前記出カポートと市記検出回路との間が各ビット毎に共
通バスにより結線された構成を特徴とする 分散処理形のマイクロコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175087A JPS6065372A (ja) | 1983-09-20 | 1983-09-20 | 分散処理形のマイクロコンピユ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175087A JPS6065372A (ja) | 1983-09-20 | 1983-09-20 | 分散処理形のマイクロコンピユ−タ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6065372A true JPS6065372A (ja) | 1985-04-15 |
Family
ID=15990016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175087A Pending JPS6065372A (ja) | 1983-09-20 | 1983-09-20 | 分散処理形のマイクロコンピユ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065372A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237318U (ja) * | 1985-08-19 | 1987-03-05 | ||
| JPH0532227U (ja) * | 1991-10-03 | 1993-04-27 | 株式会社共立 | 小型耕耘機 |
| US5481456A (en) * | 1990-09-04 | 1996-01-02 | Fuji Jukogyo Kabushiki Kaisha | Electronic control system having master/slave CPUs for a motor vehicle |
-
1983
- 1983-09-20 JP JP58175087A patent/JPS6065372A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237318U (ja) * | 1985-08-19 | 1987-03-05 | ||
| US5481456A (en) * | 1990-09-04 | 1996-01-02 | Fuji Jukogyo Kabushiki Kaisha | Electronic control system having master/slave CPUs for a motor vehicle |
| JPH0532227U (ja) * | 1991-10-03 | 1993-04-27 | 株式会社共立 | 小型耕耘機 |
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