JPS59125140A - シリアルデ−タ伝送装置 - Google Patents
シリアルデ−タ伝送装置Info
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- JPS59125140A JPS59125140A JP58000013A JP1383A JPS59125140A JP S59125140 A JPS59125140 A JP S59125140A JP 58000013 A JP58000013 A JP 58000013A JP 1383 A JP1383 A JP 1383A JP S59125140 A JPS59125140 A JP S59125140A
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- JP
- Japan
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- data
- register
- transmission
- signal
- shift
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシリアルデータ伝送装置に関する。
一般に、種々の装置間においてデータ伝送を行々う場合
、伝送路の簡素化を図る目的で、所望の伝送ガータを一
旦直列データに変換して伝送するシリアルデータ伝送装
置が広く用いられている。
、伝送路の簡素化を図る目的で、所望の伝送ガータを一
旦直列データに変換して伝送するシリアルデータ伝送装
置が広く用いられている。
この極の従来のシリアルデータ伝送装置は、例えば、コ
ンピュータ間のデータ伝送に用いら九でおシ、伝送すべ
き並列データを直列デー゛ンに変換するための釜列〜直
列変換回路を備えている。この連列−直列変換回路には
、例えば中央処理装置（ＣＰＵ）内のクロック／ぐルス
信号金分周することによって得られたクロック信号が供
給さｎておｐｌこの分周さｎたクロック信号に基づいて
データの並列−直列変換が行なわ几る。ところで、一般
に、この目的で使用されるクロック信号の周波敷けＣＰ
Ｕ内部で１史用さ扛ているクロック信号の周波数より相
当低いため、並列−直列変換回路が作動中か否かの監視
は、この監視を目的としたスティタスレジスタを別途設
け、このステイタスレジスタによって立てら九るフラグ
の状態によって行なわノ９ていた。即ち、データの送信
が行なわｎているか否か、換もすれば、所望の送信デー
タを並列−直列変換回路にセットすることができるか否
かを、このフラグによってＣＰＵが判別するようにＭｔ
５成さｊていた。このため、ＣＰＵと並列−直列変換回
路とは非同期状態で動作することとカリ、データの送信
時には、ＣＰＵ側から並列−直列変換回路側に対して送
信可能な状態となっているか否かを確認する必要があっ
た。このように、並列−直列変換回路が送信可能な状態
にあるか否かを示すフラグヲＮｒてるためのスティタス
レジスタを用意しＣＰＵ０１１においてデータの伝送を
指示する場合には、該スティタスレジスタの内容を予め
チェックする必要があり、このフラグのチェックは、通
常ＣＰＵの割込み処理によシ実行さ九ている。従って、
ＣＰＵζつ負荷が増大し、その処理能力及び処理速度の
低を招くほか、場合へよっては、フラグのチェックのた
めの割込み動作のために、主プログラムの実行が停止状
態となってしまう場合も生じる等の不具合いを有してい
た。
ンピュータ間のデータ伝送に用いら九でおシ、伝送すべ
き並列データを直列デー゛ンに変換するための釜列〜直
列変換回路を備えている。この連列−直列変換回路には
、例えば中央処理装置（ＣＰＵ）内のクロック／ぐルス
信号金分周することによって得られたクロック信号が供
給さｎておｐｌこの分周さｎたクロック信号に基づいて
データの並列−直列変換が行なわ几る。ところで、一般
に、この目的で使用されるクロック信号の周波敷けＣＰ
Ｕ内部で１史用さ扛ているクロック信号の周波数より相
当低いため、並列−直列変換回路が作動中か否かの監視
は、この監視を目的としたスティタスレジスタを別途設
け、このステイタスレジスタによって立てら九るフラグ
の状態によって行なわノ９ていた。即ち、データの送信
が行なわｎているか否か、換もすれば、所望の送信デー
タを並列−直列変換回路にセットすることができるか否
かを、このフラグによってＣＰＵが判別するようにＭｔ
５成さｊていた。このため、ＣＰＵと並列−直列変換回
路とは非同期状態で動作することとカリ、データの送信
時には、ＣＰＵ側から並列−直列変換回路側に対して送
信可能な状態となっているか否かを確認する必要があっ
た。このように、並列−直列変換回路が送信可能な状態
にあるか否かを示すフラグヲＮｒてるためのスティタス
レジスタを用意しＣＰＵ０１１においてデータの伝送を
指示する場合には、該スティタスレジスタの内容を予め
チェックする必要があり、このフラグのチェックは、通
常ＣＰＵの割込み処理によシ実行さ九ている。従って、
ＣＰＵζつ負荷が増大し、その処理能力及び処理速度の
低を招くほか、場合へよっては、フラグのチェックのた
めの割込み動作のために、主プログラムの実行が停止状
態となってしまう場合も生じる等の不具合いを有してい
た。
本発明の目的は、従って、制御回路側に大き々負担を掛
けることなしに、シリアルデータ伝送を行なうことがで
きるシリアルデータ伝送装置を提供することにある。
けることなしに、シリアルデータ伝送を行なうことがで
きるシリアルデータ伝送装置を提供することにある。
以下、図示の実施例により本発明の詳細な説明する。
第１図には本発明によるシリアルデータ伝送装置を備え
たデータ伝送システムの一実施、９１Ｉが示されている
。このデータ伝送システムは、主局１と子局２，３とか
ら成り、本発明によるシリアル伝送装置によシ、主局１
から子局２，３へ夫々所要のデータを送ると同時に、各
子局２，３から主局１ヘデータを伝送することができる
ように構成されている。図示の実施例では、子局２，３
は、主局１に設けらｎた中央処理装置（ＣＰＵ） １１
からのデータを表示する表示装置２３，３３及びＣＰＵ
１１へのデータを入力するためのデータ入力装置２５．
３５を備えた入出力装置板として構成さ九ている〇 主局１には中央処理装置 （ＣＰＵ） １１が設けられ
ており、ＣＰＵ １１のデータ出力線１２を介して出力
される送信データＤＴは、ＣＰＵ １１から出力される
セット信号Ｓ、のレベルが冒レベルとなることに応答し
て送信レジスタ１３にセットさｎる。送信レジスタ１３
はシフトレジスタとして構成されており、シフトパルス
発生回路１４からのシフトパルス列信号ｓｐの印加に応
答して、送信レジスタ１３にセットさ几た内容が直列デ
ータとしてデータ１１Ｍ Ｌ ＋ に送出さ几る。シフ
）／ｆルス発生回路１４は、ＣＰＵ １１内に設けられ
ているクロックツエネレータ１５からのクロックパルス
ＣＰに基づいて、クロックパルスＣＰの周波数とほぼ同
程度の所定の周波数のシフト・クルス列信号ＳＰを発生
づせ、セット信害Ｓ１のレベルが高レベルとなったこと
に応答して送信レジスタ１３のピッ）？Ｎｏに等しい個
数のパルスから成るシフトパルス列信号ｓｐが送信レジ
スタ１３に供給さ几る。従って、ＣＰＵ１’ｌ内に用意
さ几た送信データＤＴがデータ出力線１２に出力された
場合にセット信号Ｓ１のレベルをｒｒＩ」とすることに
ょシ、送信データＤＴが送信レジスタ１３にセットさｎ
ｌ しがる俊、シフトパルス発生回路１４からシフトパ
ルスが所要個数だけ出力さｎ、ることにょυ、全ての送
信データＤＴは、ビットシリアルな直列データとしてデ
ータ線Ｌ！を介して子局２，３に送ら１．る。
たデータ伝送システムの一実施、９１Ｉが示されている
。このデータ伝送システムは、主局１と子局２，３とか
ら成り、本発明によるシリアル伝送装置によシ、主局１
から子局２，３へ夫々所要のデータを送ると同時に、各
子局２，３から主局１ヘデータを伝送することができる
ように構成されている。図示の実施例では、子局２，３
は、主局１に設けらｎた中央処理装置（ＣＰＵ） １１
からのデータを表示する表示装置２３，３３及びＣＰＵ
１１へのデータを入力するためのデータ入力装置２５．
３５を備えた入出力装置板として構成さ九ている〇 主局１には中央処理装置 （ＣＰＵ） １１が設けられ
ており、ＣＰＵ １１のデータ出力線１２を介して出力
される送信データＤＴは、ＣＰＵ １１から出力される
セット信号Ｓ、のレベルが冒レベルとなることに応答し
て送信レジスタ１３にセットさｎる。送信レジスタ１３
はシフトレジスタとして構成されており、シフトパルス
発生回路１４からのシフトパルス列信号ｓｐの印加に応
答して、送信レジスタ１３にセットさ几た内容が直列デ
ータとしてデータ１１Ｍ Ｌ ＋ に送出さ几る。シフ
）／ｆルス発生回路１４は、ＣＰＵ １１内に設けられ
ているクロックツエネレータ１５からのクロックパルス
ＣＰに基づいて、クロックパルスＣＰの周波数とほぼ同
程度の所定の周波数のシフト・クルス列信号ＳＰを発生
づせ、セット信害Ｓ１のレベルが高レベルとなったこと
に応答して送信レジスタ１３のピッ）？Ｎｏに等しい個
数のパルスから成るシフトパルス列信号ｓｐが送信レジ
スタ１３に供給さ几る。従って、ＣＰＵ１’ｌ内に用意
さ几た送信データＤＴがデータ出力線１２に出力された
場合にセット信号Ｓ１のレベルをｒｒＩ」とすることに
ょシ、送信データＤＴが送信レジスタ１３にセットさｎ
ｌ しがる俊、シフトパルス発生回路１４からシフトパ
ルスが所要個数だけ出力さｎ、ることにょυ、全ての送
信データＤＴは、ビットシリアルな直列データとしてデ
ータ線Ｌ！を介して子局２，３に送ら１．る。
子局２，３は、データ線り、を介して送らｎてくるデー
タを受信するための受信レジスタ２１゜３１を夫々備え
ておシ、これらの受信し゛゛ジスタ２１３１は図示の如
く縦続接続さｊ、ている。データ線Ｌ１ を介して送ら
れてくる所要のデータＤＴを受信レジスタ２１．３１に
よって受信するため、シフトパルス列信号ＳＰが制御線
Ｌ！を介して各受信レジスタ２１．３１にシフトパルス
として供給さｎておシ、従って、送信レジスタ１３から
順次出力さ九るデータは、受信レジスタ２１゜３１に順
次転送さｎることになる。
タを受信するための受信レジスタ２１゜３１を夫々備え
ておシ、これらの受信し゛゛ジスタ２１３１は図示の如
く縦続接続さｊ、ている。データ線Ｌ１ を介して送ら
れてくる所要のデータＤＴを受信レジスタ２１．３１に
よって受信するため、シフトパルス列信号ＳＰが制御線
Ｌ！を介して各受信レジスタ２１．３１にシフトパルス
として供給さｎておシ、従って、送信レジスタ１３から
順次出力さ九るデータは、受信レジスタ２１゜３１に順
次転送さｎることになる。
送信レジスタ１３のビット数Ｎ、は、受信レジスタ２１
．３１の各ビット数Ｎ １ ｒ Ｎ ２の和と等しく
なるように設定さｎておシ、送信レジスタ１３の先頭の
Ｎ２ビットには子局３への送信データがセットされ、そ
几につづく残シのＮｌ ビットには子局２への送信デ
ータがセットさ九る。この結果、送信レジスター３にセ
ットされたデータが、Ｎ、個のパルスから成るシフトパ
ルス列信号ＳＰによシ全部排出され終った時に、先頭の
Ｎ２ビットにセットさｎ、でいた送信ｒ−タＤＴ２の内
容は受信レジスタ３１に転送さ几、先頭のＮ２ ビット
につづくＮ１ ビットにセットさ几ていた送信データＤ
Ｔ１の内容は受信レジスタ２１に転送さ几る。
．３１の各ビット数Ｎ １ ｒ Ｎ ２の和と等しく
なるように設定さｎておシ、送信レジスタ１３の先頭の
Ｎ２ビットには子局３への送信データがセットされ、そ
几につづく残シのＮｌ ビットには子局２への送信デ
ータがセットさ九る。この結果、送信レジスター３にセ
ットされたデータが、Ｎ、個のパルスから成るシフトパ
ルス列信号ＳＰによシ全部排出され終った時に、先頭の
Ｎ２ビットにセットさｎ、でいた送信ｒ−タＤＴ２の内
容は受信レジスタ３１に転送さ几、先頭のＮ２ ビット
につづくＮ１ ビットにセットさ几ていた送信データＤ
Ｔ１の内容は受信レジスタ２１に転送さ几る。
受信レジスタ２１．３１によって受信された各データＤ
Ｔｌ ’ ＤＴ２を取出すため、各受信レジスタ２１．
３１には夫々ラッチ回路２２．３２が接続されておシ、
と九らのラッチ回路２２．３２には、制御線Ｌ３を介し
てＣＰＵ １１から送らｎてくるラッチ信号Ｓ２が供給
されている。そして、ラッチ信号Ｓ２のレベルが「Ｌ」
から「用」となることに応答して、受信レジスタ２１．
３１の各内容が夫々対応するラッチ回路２２．３２にラ
ッチさｔＬ１各ラッチ回路２２．３２によりラッチさｎ
たデータＤＴ１．ＤＴ２は、各子局２，３の表示装置２
３゜３３に入力さノ］、る。
Ｔｌ ’ ＤＴ２を取出すため、各受信レジスタ２１．
３１には夫々ラッチ回路２２．３２が接続されておシ、
と九らのラッチ回路２２．３２には、制御線Ｌ３を介し
てＣＰＵ １１から送らｎてくるラッチ信号Ｓ２が供給
されている。そして、ラッチ信号Ｓ２のレベルが「Ｌ」
から「用」となることに応答して、受信レジスタ２１．
３１の各内容が夫々対応するラッチ回路２２．３２にラ
ッチさｔＬ１各ラッチ回路２２．３２によりラッチさｎ
たデータＤＴ１．ＤＴ２は、各子局２，３の表示装置２
３゜３３に入力さノ］、る。
ＣＰＵ １１に用意さｎた次の送信プ′−夕は、前の送
信データが送信レジスタ１３から排出さノ１．終った後
に送信レジスタ１３にセットされることになる。この場
合、セット信号Ｓｌのレベルが「Ｈ」レベルとなること
に応答して送信データＤＴが送信レジスタ１３にセット
さ扛てからシフトパルス列信号ＳＰによシこの送信デー
タＤ、が排出さ′ｈ終るまでに必要な時ｒＪＪは、シフ
トパルス列信号ＳＰの発生パルス数を監視することによ
シ容易に知ることができる。ＣＰＵ １１内には、この
セット信号Ｓ１のレベル変化タイミングとシフトパルス
の発生個数とに基づいて次のセットタイミングを管理す
るだめのプログラムがセットされており、このプログラ
ムにより、次の送信データを送信レジスタにセットして
もよいか否かの判別が行なわｎｌこの判別結果に基づい
てセット信号Ｓ、が出力される。
信データが送信レジスタ１３から排出さノ１．終った後
に送信レジスタ１３にセットされることになる。この場
合、セット信号Ｓｌのレベルが「Ｈ」レベルとなること
に応答して送信データＤＴが送信レジスタ１３にセット
さ扛てからシフトパルス列信号ＳＰによシこの送信デー
タＤ、が排出さ′ｈ終るまでに必要な時ｒＪＪは、シフ
トパルス列信号ＳＰの発生パルス数を監視することによ
シ容易に知ることができる。ＣＰＵ １１内には、この
セット信号Ｓ１のレベル変化タイミングとシフトパルス
の発生個数とに基づいて次のセットタイミングを管理す
るだめのプログラムがセットされており、このプログラ
ムにより、次の送信データを送信レジスタにセットして
もよいか否かの判別が行なわｎｌこの判別結果に基づい
てセット信号Ｓ、が出力される。
主局１から各子局２，３へのデータ伝送と同時に各子局
２，３からのデータを主局１へ送ることができるように
１各子局２，３には送信レジスタ２４．３４が設けらｎ
ておシ、一方、主局ｌには、と九らの送信レジスタ２４
．３４から送られてくるデータを受は取るための受信レ
ジスタ１６が設けられている。各送信レジスタ２４．３
４には、ｒ−タ入力装置２５．３５が夫々接続されてお
り、これらのデータ入力装置２５．３５に夫々設けられ
ているテンキー（図示せず）から打込んだ所定ビット数
のデータが送信データとして各送信レジスタにセットさ
ｎる。各入力装＠ ２５ 、３５からの送信データＤＴ
Ｓ ” Ｔ４を対応する送信レジスタ２４．３４に夫々
セットするタイミングを規定するだめの信号として、主
局１のＣＰＵ ｉ ｉがら出力さｊ、るセット信号ｓ１
が制御線Ｌ４を介して各送信レジスタ２４．３４に入力
さ扛ている。送信レジスタ２４．３４もまた前述の送イ
１ｓレジスタ１３と同様にシフトレジスタがらｈ）−、
シ、セント信郵Ｓ１のレベルがｒＴ（Ｊとなったことに
応答して各データ入力装置２５．３５からの送信データ
ＤＴ３１ＤＴ４が送信レジスタ２４ 、、３４に夫々セ
ットさ）Ｌｌしかる後、制御線Ｌ２を介して供給さ几る
シフトパルス列信号ｓｐに応答して、そのセットされた
各データＤＴ５ ｔ ＤＴ４が連続した直列データとし
て出力される。シフトレジスタである送信レジスタ２４
．３４は図示の如く縦続接続されておシ、送信レジスタ
２４の出力は、データ線Ｌ５を介して、主局１の受信レ
ジスタ１６の入力に接続されている０従って、各送信レ
ジスタ２４．３４に乃「要の送信データＤＴ５ ｔ Ｄ
Ｔ４がセットされた後；シフトｉ９ ルスＳＰが供給さ
ｎると、送４ｉＡ Ｌ／ジスタ２４のデータ内容はデー
タ線Ｌ６を介して受信レジスタ１６に送らｎ１送伯レジ
スタ３４のデータ内容はシフトレジスタ２４及びデ〜り
線Ｌ５を介して受信レジスタ１６に送ら２する。図示の
実施例では、送信レジスタ２４のビット数Ｍｌと送信レ
ジスタ３４０ビツト数Ｍ２との和はＮ、に等しく設定さ
れて訃力、受信レジスタ１６のビット数もまたＮｏに設
定さ九ている。従って、シフトパルス発生回路１４から
Ｎｏ個のシフトパルスが出力されることにより、主局工
の送信し′ジメタ１３にセ。
２，３からのデータを主局１へ送ることができるように
１各子局２，３には送信レジスタ２４．３４が設けらｎ
ておシ、一方、主局ｌには、と九らの送信レジスタ２４
．３４から送られてくるデータを受は取るための受信レ
ジスタ１６が設けられている。各送信レジスタ２４．３
４には、ｒ−タ入力装置２５．３５が夫々接続されてお
り、これらのデータ入力装置２５．３５に夫々設けられ
ているテンキー（図示せず）から打込んだ所定ビット数
のデータが送信データとして各送信レジスタにセットさ
ｎる。各入力装＠ ２５ 、３５からの送信データＤＴ
Ｓ ” Ｔ４を対応する送信レジスタ２４．３４に夫々
セットするタイミングを規定するだめの信号として、主
局１のＣＰＵ ｉ ｉがら出力さｊ、るセット信号ｓ１
が制御線Ｌ４を介して各送信レジスタ２４．３４に入力
さ扛ている。送信レジスタ２４．３４もまた前述の送イ
１ｓレジスタ１３と同様にシフトレジスタがらｈ）−、
シ、セント信郵Ｓ１のレベルがｒＴ（Ｊとなったことに
応答して各データ入力装置２５．３５からの送信データ
ＤＴ３１ＤＴ４が送信レジスタ２４ 、、３４に夫々セ
ットさ）Ｌｌしかる後、制御線Ｌ２を介して供給さ几る
シフトパルス列信号ｓｐに応答して、そのセットされた
各データＤＴ５ ｔ ＤＴ４が連続した直列データとし
て出力される。シフトレジスタである送信レジスタ２４
．３４は図示の如く縦続接続されておシ、送信レジスタ
２４の出力は、データ線Ｌ５を介して、主局１の受信レ
ジスタ１６の入力に接続されている０従って、各送信レ
ジスタ２４．３４に乃「要の送信データＤＴ５ ｔ Ｄ
Ｔ４がセットされた後；シフトｉ９ ルスＳＰが供給さ
ｎると、送４ｉＡ Ｌ／ジスタ２４のデータ内容はデー
タ線Ｌ６を介して受信レジスタ１６に送らｎ１送伯レジ
スタ３４のデータ内容はシフトレジスタ２４及びデ〜り
線Ｌ５を介して受信レジスタ１６に送ら２する。図示の
実施例では、送信レジスタ２４のビット数Ｍｌと送信レ
ジスタ３４０ビツト数Ｍ２との和はＮ、に等しく設定さ
れて訃力、受信レジスタ１６のビット数もまたＮｏに設
定さ九ている。従って、シフトパルス発生回路１４から
Ｎｏ個のシフトパルスが出力されることにより、主局工
の送信し′ジメタ１３にセ。
ト芒几ている送信データが受信レジスタ２１及び３１に
伝送され終ると同時に、子局２，３の送信レジスタ２４
．３４にセット−ａ几ている送信データが受信レジスタ
１６に伝送され終ることになる。
伝送され終ると同時に、子局２，３の送信レジスタ２４
．３４にセット−ａ几ている送信データが受信レジスタ
１６に伝送され終ることになる。
このようにして、主局ｌから所要のデータが各子局に送
信されると同時に、各子局から主局１にブ″−夕を送る
ことができる。受信レジスタ１６によって受信された各
子局からのデータは、ＣＰＵ １１からのラッチ信号Ｓ
２が印加されているラッチ回路１７に入力されておシ、
ラッチ信号Ｓ２のレベルが「Ｌ」からｒＨＪに変化した
ことに応答して、その受信データがラッチ回路１７にラ
ッチされる。
信されると同時に、各子局から主局１にブ″−夕を送る
ことができる。受信レジスタ１６によって受信された各
子局からのデータは、ＣＰＵ １１からのラッチ信号Ｓ
２が印加されているラッチ回路１７に入力されておシ、
ラッチ信号Ｓ２のレベルが「Ｌ」からｒＨＪに変化した
ことに応答して、その受信データがラッチ回路１７にラ
ッチされる。
このラッチされたデータはＣＰＵ ］、 ＩにｌｉＪ加
されてお９、ＣＰＵＩＩＫよってノ刃望のタイミングで
ＣＰＵ１１の内部に読込まれる。
されてお９、ＣＰＵＩＩＫよってノ刃望のタイミングで
ＣＰＵ１１の内部に読込まれる。
このような構成によると、主局１佃ｊに訃いて各子７ｉ
Ｑへ送信すべき謄イ＾データが用意さ几た場合に、ＣＰ
Ｕ １１からのセット信号ＳｌのレベルがｒＪレベルと
され送信レジスタ１３にセットされた送信データＤＴが
直ちにシフトパルス列侶号ＳＰによりて直列データとし
て各子局へ送られるので、シフトパルスがＮｏ個出力さ
れた後には、送信レジスタ１３は空になっておシ、次の
送信データをセットすることができることになる。とこ
ろで、送信レジスタ１３に所望データＤＴをセットして
からこの送信データＤ、が完全に排出されるまでの時間
は、送信レジスタのビット数又は所要の送信データのビ
ット数に基づいて予め知ることができ、従って、ＣＰＵ
１１においては、送信データのセラ・小終了時点にお
いて次の送信タイミングを予め予測した制ｉｌｌ ｆロ
グラムを容易に用意することができる。この結果、ＣＰ
Ｕ １１からの送信データのセットを行なうのに佐１立
って、ＣＰＵ １１におりて送信レジスタ１３を含むデ
ータ送信系統の作動状態をチェックする必吸がなくなり
、ＣＰＵ１ｌにおけるプログラムの負相か大巾に軽減さ
れるので、ＣＰＵ ］ １の処理能力をこの分だけ増大
させることができる。
Ｑへ送信すべき謄イ＾データが用意さ几た場合に、ＣＰ
Ｕ １１からのセット信号ＳｌのレベルがｒＪレベルと
され送信レジスタ１３にセットされた送信データＤＴが
直ちにシフトパルス列侶号ＳＰによりて直列データとし
て各子局へ送られるので、シフトパルスがＮｏ個出力さ
れた後には、送信レジスタ１３は空になっておシ、次の
送信データをセットすることができることになる。とこ
ろで、送信レジスタ１３に所望データＤＴをセットして
からこの送信データＤ、が完全に排出されるまでの時間
は、送信レジスタのビット数又は所要の送信データのビ
ット数に基づいて予め知ることができ、従って、ＣＰＵ
１１においては、送信データのセラ・小終了時点にお
いて次の送信タイミングを予め予測した制ｉｌｌ ｆロ
グラムを容易に用意することができる。この結果、ＣＰ
Ｕ １１からの送信データのセットを行なうのに佐１立
って、ＣＰＵ １１におりて送信レジスタ１３を含むデ
ータ送信系統の作動状態をチェックする必吸がなくなり
、ＣＰＵ１ｌにおけるプログラムの負相か大巾に軽減さ
れるので、ＣＰＵ ］ １の処理能力をこの分だけ増大
させることができる。
寸だ、このような方式を採用すると、送信レジスタ１３
にイイ１応する送信レジスタ２４．３４を子局側に設け
、受信レジスタ２１．３１に相応する受信レジスタ１６
を主局側に設けることによシ、特別な制御回路を設ける
ことなしに、主局から各子局へ所望のデータを送信する
と同時に、各子局からのデータを主局に送ることができ
るという利点をも有している。この場合、各子局側にお
いては、主局へ送信すべきデータは主局側からの操作に
よシ定期的に各送信レジスタ２４．３４にセットされる
ので、子局側にデータの処岬機能が全くなくてもよい。
にイイ１応する送信レジスタ２４．３４を子局側に設け
、受信レジスタ２１．３１に相応する受信レジスタ１６
を主局側に設けることによシ、特別な制御回路を設ける
ことなしに、主局から各子局へ所望のデータを送信する
と同時に、各子局からのデータを主局に送ることができ
るという利点をも有している。この場合、各子局側にお
いては、主局へ送信すべきデータは主局側からの操作に
よシ定期的に各送信レジスタ２４．３４にセットされる
ので、子局側にデータの処岬機能が全くなくてもよい。
従って、子局としては、実施例の如く中なる表示端末の
如き装置でＸ・・っても、ｒいＬ ＣＰＵをイｍ１えて
いてもよい。
如き装置でＸ・・っても、ｒいＬ ＣＰＵをイｍ１えて
いてもよい。
上記実〃′１例では、１つの主局と２つの子ハ１とから
成るデータ伝送システムについて本発明を適用した場合
（でついて説明したが、本発明は上記実施例に限定され
るものではなく、主局及び子局の数は問わないものであ
る。壕だ、本発明のシリアルデータ伝送装ｊ〆１．は、
例えばコンヒュータ間のデータ伝送システムにも適用す
るととができ、任意の装置６′間のデータ伝送に広く適
用することができる。
成るデータ伝送システムについて本発明を適用した場合
（でついて説明したが、本発明は上記実施例に限定され
るものではなく、主局及び子局の数は問わないものであ
る。壕だ、本発明のシリアルデータ伝送装ｊ〆１．は、
例えばコンヒュータ間のデータ伝送システムにも適用す
るととができ、任意の装置６′間のデータ伝送に広く適
用することができる。
本発明によれば、上述の如く、俵雑な制御用の回路を用
いることなしに、所望のデータのシリアル伝送を行なう
ことができ、従って、シリアルデータ伝送を極めて簡単
に実行することができる。
いることなしに、所望のデータのシリアル伝送を行なう
ことができ、従って、シリアルデータ伝送を極めて簡単
に実行することができる。
図面は本発明の〜実施例を示すブロック図である。
１・・・主局、２．３・・・子局、１１・・・中央処理
装置（ＣＰＵ）、１３，２４．３４・・・送信レジスタ
、１４・・・シフトパルス発生回路、１５・・・クロッ
・・クジエネレータ、１６，２１．３１・・・受信レジ
スタ、１７゜２２．３２・・・ラッチ回路、１１，２３
．３３・・・中央処理装置（ＣＰＵ ）、２５．３５・
・・データ入力装置、Ｄ、・・・送信データ、Ｓｌ ・
・・セット４ぎ号、Ｓ２ ・・・ラッチ信号、ＳＰ・・
・シフトパルス列信号、”Ｉｐ”Ｊ５・・・データ線、
Ｌ２ ＋ Ｌ３ ＋ Ｌ４ ・・・制御線。 ％１出願人 小 倉 消 貰 代理人弁理士 高 野 昌 俊
装置（ＣＰＵ）、１３，２４．３４・・・送信レジスタ
、１４・・・シフトパルス発生回路、１５・・・クロッ
・・クジエネレータ、１６，２１．３１・・・受信レジ
スタ、１７゜２２．３２・・・ラッチ回路、１１，２３
．３３・・・中央処理装置（ＣＰＵ ）、２５．３５・
・・データ入力装置、Ｄ、・・・送信データ、Ｓｌ ・
・・セット４ぎ号、Ｓ２ ・・・ラッチ信号、ＳＰ・・
・シフトパルス列信号、”Ｉｐ”Ｊ５・・・データ線、
Ｌ２ ＋ Ｌ３ ＋ Ｌ４ ・・・制御線。 ％１出願人 小 倉 消 貰 代理人弁理士 高 野 昌 俊
Claims (1)
- １、 中央処理装置を含む主局と少なくとも１つの子局
との間におけるデータの伝送をシリアルデータの形態で
行なうためのシリアルデータ伝送装置において、前記主
局からの送信ｒ−夕をシリアルデータに変換するため前
記主局に設けら７Ｌだ迷信レジスタと、所定の伝送線路
を介して前記送信レジスタと接続さ几ておシ前記子局に
設けられている受信レジスタと、所望の送信データを前
記送信レジスタにセットするタイミングを制御するタイ
ミング制御手段と、該タイミング制御手段の動作に応答
し前記送信レジスタ及び前記受信レノスタに所定数のシ
フトパルス全供給する手段とを具え、前記タイミング制
御手段が前記シフト・ぞルスの発生個数を考慮して送信
ｒ−りのセ、トタイミ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000013A JPS59125140A (ja) | 1983-01-04 | 1983-01-04 | シリアルデ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000013A JPS59125140A (ja) | 1983-01-04 | 1983-01-04 | シリアルデ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59125140A true JPS59125140A (ja) | 1984-07-19 |
Family
ID=11462559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58000013A Pending JPS59125140A (ja) | 1983-01-04 | 1983-01-04 | シリアルデ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05227252A (ja) * | 1992-02-07 | 1993-09-03 | Dx Antenna Co Ltd | シリアルデータ伝送システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132037A (en) * | 1980-03-19 | 1981-10-16 | Matsushita Electric Ind Co Ltd | Two-way time division multiple signal transmitting and receiving system |
-
1983
- 1983-01-04 JP JP58000013A patent/JPS59125140A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132037A (en) * | 1980-03-19 | 1981-10-16 | Matsushita Electric Ind Co Ltd | Two-way time division multiple signal transmitting and receiving system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05227252A (ja) * | 1992-02-07 | 1993-09-03 | Dx Antenna Co Ltd | シリアルデータ伝送システム |
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