JP2766941B2 - クロック生成装置とデータ送受信装置及びその方法 - Google Patents

クロック生成装置とデータ送受信装置及びその方法

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JP2766941B2 JP25999890A JP25999890A JP2766941B2 JP 2766941 B2 JP2766941 B2 JP 2766941B2 JP 25999890 A JP25999890 A JP 25999890A JP 25999890 A JP25999890 A JP 25999890A JP 2766941 B2 JP2766941 B2 JP 2766941B2
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    • H04L7/04—Speed or phase control by synchronisation signals

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック生成装置とデータ送受信装置及びそ
の方法に係り、特に、基本クロック信号に従ってノンオ
ーバラップ２相クロック信号を生成し、この２相クロッ
ク号に基づいてデータの送受信を行なうに好適なクロッ
ク生成装置とデータ送受信装置及びその方法に関する。
〔従来の技術〕
従来、ローカルエリアネットワークシステムに用いら
れるデータ送受信装置においては、シリアルデータの送
受信を行なうに際して、基本クロック信号からノンオー
バラップ２相クロック信号を生成し、このクロック信号
からマスタクロック信号とスレーブクロック信号を生成
し、更にシリアルデータとして入力されたシリアルデー
タの他に、入力されたシリアルデータより0.5ビット位
相の遅れたシリアルデータを生成し、各シリアルデータ
をマスタクロック信号とスレーブクロック信号に従って
伝送し、シリアルデータのビット境界にずれが生じた場
合には、マスタクロック信号及びスレーブクロック信号
に合わせてシリアルデータの位相を補正することで、デ
ータ誤りの発生を防ぐようにした方法が採用されてい
る。すなわち、基本のシリアルデータをマスタクロック
信号に従って伝送しているときに、ビット境界にずれが
生じたときは、基本のシリアルデータより0.5ビット位
相の遅れたシリアルデータをスレーブクロック信号に従
って伝送し、データ伝送に誤りが生じるのを防止するよ
うになっている。
〔発明が解決しようとする課題〕
上記従来技術では、マスタクロック信号とスレーブク
ロック信号に合わせてシリアルデータを選択して伝送す
るようにしているため、伝送データとして、本来のシリ
アルデータに対して0.5ビット位相の遅れたシリアルデ
ータを選択したときには、データ伝送に高スルプットが
要求されるシステムにおいては特に問題となる。
本発明の目的は、伝送データのビット境界にずれが生
じた場合でも、データを遅延させることなく伝送するこ
とができるクロック生成装置とデータ送受信装置とデー
タ送受信方法及びローカルエリアネットワーク通信送受
信装置を提供することにある。
〔課題を解決するための手段〕
上記目的を達成するために、本発明は、第１の装置と
して、入力信号と基本クロック信号に従って位相の相異
なる２相クロック信号を発生する２相クロック信号発生
手段と、２相クロック信号の一方の信号と基本クロック
信号との論理積を条件にマスタクロック信号を出力する
マスタクロック信号発生手段と、２相クロック信号の他
方の信号と基本クロック信号との論理積を条件にスレー
ブクロック信号を出力するスレーブクロック信号発生手
段と、データ伝送路から入力されたシリアルデータの特
定のビットパターンを検出したときに同期初期化信号を
出力する同期初期化信号発生手段と、同期初期化信号と
２相クロック信号のいずれか一方の信号との論理和を条
件とする信号を２相クロック信号発生手段の入力信号と
して出力する論理手段と、マスタクロック信号またはス
レーブクロック信号に従ってシリアルデータを入力する
データ入力手段と、データ入力手段により入力されたシ
リアルデータにプロトコル処理を施してマスタクロック
信号またはスレーブクロック信号に従って順次シリアル
データをデータ伝送路へ出力するデータ出力手段とを有
するデータ送受信装置を構成したものである。
第２の装置として、入力信号と基本クロック信号に従
って位相の相異なる２相クロック信号を発生する２相ク
ロック信号発生手段と、２相クロック信号の一方の信号
と基本クロック信号との論理積を条件にマスタクロック
信号を出力するマスタクロック信号発生手段と、２相ク
ロック信号の他方の信号と基本クロック信号との論理積
を条件にスレーブクロック信号を出力するスレーブクロ
ック信号発生手段と、データ伝送路から入力されたシリ
アルデータの特定のビットパターンを検出したときに同
期反転信号を出力する同期反転信号発生手段と、同期反
転信号と２相クロック信号のいずれか一方の信号との排
他的論理和を条件とする信号を２相クロック信号発生手
段の入力信号として出力する論理手段と、マスタクロッ
ク信号またはスレーブクロック信号に従ってシリアルデ
ータを入力するデータ入力手段と、データ入力手段によ
り入力されたシリアルデータにプロトコル処理を施して
マスタクロック信号またはスレーブクロック信号に従っ
て順次シリアルデータをデータ伝送路へ出力するデータ
出力手段とを有するデータ送受信装置を構成したもので
ある。
第１または第２の装置を用いた第３の装置として、ロ
ーカルエリアネットワーク通信装置を構成したものであ
る。
第４の装置として、入力信号と基本クロック信号に従
って位相の相異なる２相クロック信号を発生する２相ク
ロック信号発生手段と、２相クロック信号の一方の信号
と基本クロック信号との論理積を条件にマスタクロック
信号を出力するマスタクロック信号発生手段と、２相ク
ロック信号の他方の信号と基本クロック信号との論理積
を条件にスレーブクロック信号を出力するスレーブクロ
ック信号発生手段と、データ伝送路から入力されたシリ
アルデータの特定のビットパターンを検出したときに同
期初期化信号を出力する同期初期化信号発生手段と、同
期初期化信号と２相クロック信号のいずれか一方の信号
との論理和を条件とする信号を２相クロック信号発生手
段の入力信号として出力する論理手段とを有するクロッ
ク生成装置を構成したものである。
第５の装置として、入力信号と基本クロック信号に従
って位相の相異なる２相クロック信号を発生する２相ク
ロック信号発生手段と、２相クロック信号の一方の信号
と基本クロック信号との論理積を条件にマスタクロック
信号を出力するマスタクロック信号発生手段と、２相ク
ロック信号の他方の信号と基本クロック信号との論理積
を条件にスレーブクロック信号を出力するスレーブクロ
ック信号発生手段と、データ伝送路から入力されたシリ
アルデータの特定のビットパターンを検出したときに同
期反転信号を出力する同期反転信号発生手段と、同期反
転信号と２相クロック信号のいずれか一方の信号との排
他的論理和を条件とする信号を２相クロック信号発生手
段を入力信号として出力する論理手段とを有するクロッ
ク生成装置を構成したものである。
第１の方法として、基本クロック信号に従って位相の
相異なる２相クロック信号を生成し、２相クロック信号
の一方の信号と基本クロック信号との論理積を条件にマ
スタクロック信号を生成し、２相クロック信号の他方の
信号と基本クロック信号との論理積を条件にスレーブク
ロック信号を生成し、マスタクロック信号またはスレー
ブクロック信号に従ってシリアルデータを入力し、入力
したシリアルデータにプロトコル処理を施した後このデ
ータをマスタクロック信号またはスレーブクロック信号
に従って出力するに際して、シリアルデータのビット境
界にずれが生じたときには、マスタクロック信号とスレ
ーブクロック信号の位相の変換を行ない、位相の変換が
行なわれたマスタクロック信号とスレーブクロック信号
のうち指定のクロック信号に従ってシリアルデータの送
受信を実行するデータ送受信方法を採用したものであ
る。
〔作用〕
シリアルデータをマスタクロック信号またはスレーブ
クロック信号に従って伝送するに際して、シリアルデー
タのビット境界にずれが生じたときには、マスタクロッ
ク信号とスレーブクロック信号の位相の変換を行ない、
位相の変換が行なわれたマスタクロック信号とスレーブ
クロック信号のうち指定のクロック信号に従ってシリア
ルデータの伝送を行うようにしたため、シリアルデータ
を遅延させることなく伝送することができ、データ伝送
におけるスリープットの低下を防止することができる。
〔実施例〕
以下、本発明の一実施例を図面に基づいて説明する。
第１図において、クロック生成装置は分周フリップフ
ロップ1,2,インバータ３、ANDゲート4,5,ORゲート６を
備えて構成されており、ORゲート６の一方の入力端子
に、周期初期化信号を発生する周期初期化発生信号発生
装置からの周期初期化信号が入力され、フリップフロッ
プ1,2,ANDゲート4,5に基本クロック信号が入力されてい
る。
フリップフロップ1,2はエッジトリガタイプＤ−フリ
ップフロップで構成されており、フリップフロップ１の
クロック端子に、第２図に示されるような基本クロック
信号が入力されると、フリップフロップ１の端子から
は、第２図の（Ｄ）に示されるような信号が出力され
る。またフリップフロップ２のクロック端子にインバー
タ３を介して基本クロック信号が入力されると、フリッ
プフロップ２のＱ端子からは、第２図の（Ｅ）に示され
るような信号が出力され、端子からは反転した信号が
出力される。すなわちフリップフロップ1,2、インバー
タ３は２相クロック信号発生手段として構成されてい
る。そしてフリップフロップ２のＱ端子の出力はORゲー
ト６の他方の入力端子にフィードバックされていると共
にANDゲート５に入力され、Ｑ端子の出力がANDゲート４
に入力されている。フリップフロップ２の出力信号が各
ANDゲート4,5に入力されると、各ANDゲート4,5からは、
第２図の（Ｇ），（Ｈ）に示されるように、基本クロッ
ク信号に従って位相の相異なるクロック信号として、AN
Dゲート４からはマスタクロック信号が出力され、ANDゲ
ート５からはスレーブクロック信号が出力される。すな
わち、ANDゲートはマスタクロック信号発生手段として
構成され、ANDゲート５はスレーブクロック信号発生手
段として構成されている。そしてデータ伝送路にシリア
ルデータが入力されたときには、データ入力手段とデー
タ出力手段により入力されたシリアルデータは、マスタ
クロック信号またはスレーブクロック信号に従って入力
される。そして入力された出力にプロトコル処理が施さ
れ、プロトコル処理が施されたシリアルデータはデータ
シリアルデータ手段により、スレーブクロック信号また
はマスタクロック信号に従って伝送れることになる。
一方、ORゲート６にはフリップフロップ２の出力信号
と周期初期化信号が入力されるようになっており、通常
ORゲート６からは、、第２図の（Ｆ）に示されるよう
に、フリップフロップ２のＱ端子の出力信号と同じ信号
が出力されるようになっている。更に周期初期化信号が
入力されたときには、出力のビット境界にずれが生じな
いときには周期の初期化が行われるが、ORゲート６から
はフリップフロップ２のＱ端子と同じ信号が順次出力さ
れることになる。
一方、第３図に示されるように、周期初期化信号が入
力されたときに、シリアルデータのビット境界にずれが
生じたとき、第３図の（Ａ）に示されるように、ORゲー
ト６の出力レベルが0.5ビットの間ハイレベルの状態が
維持され、フリップフロップ１の出力も0.5ビットの期
間ハイレベルからローレベルに反転せず、ハイレベルの
状態が継続される。これによりフリップフロップ２のＱ
端子のハイレベルとローレベルの周期が逆転される。こ
のことを受けて、ANDゲート4,5の出力信号であるマスタ
クロック信号とスレーブクロック信号との間には、周期
初期化信号が入力されてから基本クロック信号が入力さ
れる僅か１周期間後に周期の初期化が行われる。すなわ
ち、マスタクロック信号とスレーブクロック信号との間
での位相の交換が行われる。そして位相の交換が行われ
たマスタクロック信号またはスレーブクロック信号に従
ってシリアルデータの伝送が行われることになる。この
ためシリアルデータのビット境界にずれが生じても、マ
スタクロック信号とスレーブクロック信号の位相の交換
を行うだけで、シリアルデータを伝送することができる
ため、シリアルデータに誤りが生じることなくかつシリ
アルデータを遅延させることなく伝送することができ
る。
次に、第４図に示されるように、第１図のORゲート６
の代りに、論理手段としてEx−ORゲート７を設け、この
ゲート７の一方の入力端子に、データ伝送路から入力さ
れたシリアルデータの特定のビットパターンを検出した
ときに、周期反転信号を発生する周期反転信号発生手段
からの周期反転信号を入力するようにしても、前記実施
例と同様に、マスタクロック信号またはスレーブクロッ
ク信号に従ってシリアルデータの伝送を行うことができ
る。
本実施例においては、第５図に示されるように、基本
クロック信号に従って各ANDゲート4,5から位相の相異な
るマスタクロック信号とスレーブクロック信号が出力さ
れ、周期反転信号が入力されるとゲート７の出力レベル
が0.5ビットの期間ハイレベルの状態が長くなり、フリ
ップフロップ１の出力レベルも0.5ビットの期間ハイレ
ベルの状態が長くなる。これによりフリップフロップ２
のＱ端子は0.5ビットの期間ローレベルに維持され、マ
スタクロック信号とスレーブクロック信号との間で位相
の交換が行われる。すなわち周期反転信号によりマスタ
クロック信号とスレーブクロック信号との周期の反転が
行われる。この場合、フリップフロップ２のＱ端子の論
理値に関係なく、周期反転信号が入力されると必ずマス
タクロック信号とスレーブクロック信号の周期が反転さ
れる。そして周期の反転されたマスタクロック信号また
はスレーブクロック信号に従ってシリアルデータの伝送
を行えば、シリアルデータのビットの境界にずれが生じ
た場合でも、シリアルデータを遅延させることなく伝送
することができる。
次に、クロック生成装置を採用したデータ送受信装置
を第６図に示す。
データ送受信装置10はIEEE802・５トークンリングLAN
を実現するための中継装置を構成するようになってお
り、開始デリミタ検出回路11、クロック生成回路12、受
信回路13、プロトコル処理回路14を備えて構成されてい
る。そして伝送路15を介してシリアルデータ15が入力さ
れ、伝送路16を介して基本クロック信号が入力され、伝
送路17から送信用のシリアルデータ17が送出されるよう
になっている。
伝送路15を伝播する受信シリアルデータＱはディファ
レンシャル・マンチェスタ・コードとよばれる変調方式
で伝送路15を伝播される。このコードに従ったデータフ
レームは開始デリミタSD、アクセス制御AC、宛先アドレ
スSA、送信元アドレスDA、情報I,フレームチェックシー
ケンスFCS、終了デリミタEDなどから構成されており、
トークン及びフレームの先頭を示すデータである開始デ
リミタSDはディファレンシャル・マンチェスタ・コー
ド:JK000:と表現される８ビット長のビットパターンで
構成されている。このパターンは、:0001101110010101
0:もしくは11100100011010101:の17ハーフビット長のビ
ットパターンに分解されるようになっている。このパタ
ーンは最初の０または１を除く他のビットが２ビットで
J,K,0,1のパターンを構成するようになっている。そし
てシリアルデータのうち開始デリミタが開始デリミタ検
出回路11に入力されると、この検出回路11は、第７図い
示されるように、開始デリミタのデータのうち17ハーフ
ビット目を検出した時点で１ハーフビット時間開始デリ
ミタ検出信号Ｓを出力する同期初期化信号発生手段とし
て構成されている。
クロック生成回路12は第１図に示すフリップフロップ
1,2,インバータ３、ANDゲート4,5,ORゲート６を備えて
構成されており、２相クロック生成回路12に開始デリミ
タ検出信号Ｓが入力されると、この信号Ｓが入力された
ときにマスタクロック信号とスレーブクロック信号の初
期化が行われ、伝送された伝送データのビット境界にず
れが生じた場合には、初期化によって位相の交換が行わ
れたマスタクロック信号またはスレーブクロック信号に
従ってシリアルデータＱが受信回路13に入力される。受
信回路13に入力されたシリアルデータＱは復調シリアル
データＶとしてプロトコル処理回路１に転送される。そ
してこのデータはIEEE802・５トークンリングLANの通信
規約に基づいたプロトコル処理が施され、送信シリアル
データＷとして伝送路17へ出力される。
本実施例によれば、伝送データにビット境界のずれが
生じたときには、マスタクロック信号とスレーブクロッ
ク信号の位相の変換が行われ、位相の交換が行われたマ
スタクロック信号またはスレーブクロック信号に従って
シリアルデータの伝送が行われるため、シリアルデータ
を遅延させることなく伝送することができる。この場
合、マスタクロック信号とスレーブクロック信号の位相
交換時に復調シリアルデータＶとして１ハーフビット長
の切り捨てデータが発生するが、プロトコル処理回路14
では、初期化後の復調シリアルデータＶのみの解釈を行
うため、データ伝送に支障を来たすことはない。
また、第８図に示されるように、トークンリング30を
局32,33,34等で構成した場合、各局の通信装置として、
第６図に示すデータ送受信装置10を設けると共にシリア
ルインターフェイス装置31を設ければ、データ送受信装
置10をトークンリングLANシステムに適用することがで
きる。
本実施例において、各局間でシリアルデータの送受信
を行う際、受信シリアルデータのビット境界にずれが生
じた場合、各局のデータ送受信装置10でマスタクロック
信号とスレーブクロック信号の位相の初期化を行い、位
相の初期化が行われたマスタクロック信号またはスレー
ブクロック信号に従ってシリアルデータの伝送を行え
ば、各局の内部処理に必要な遅延のみでシリアルデータ
の伝送を行うことができる。すなわち、受信シリアルデ
ータを送信シリアルデータとして伝送する際に、内部処
理に必要な時間だけ遅延されるが、ビット境界のずれに
よってデータ伝送に遅れが生じることなくデータ伝送を
行うことができる。
〔発明の効果〕
以上説明したように、本発明によれば、伝送データの
ビット境界にずれが生じても、マスタクロック信号とス
レーブクロック信号の位相の交換を行い、位相の交換が
行われたマスタクロック信号またはスレーブクロック信
号に従ってデータ伝送を行うようにしたため、データを
誤り無くかつ遅延させずに伝送することができ、データ
伝送時のスループットの低下を防止することができる。
【図面の簡単な説明】
第１図はクロック生成装置の構成図、第２図は第１図に
示す装置を用いたときにビット境界にずれがないときの
作用を説明するためのタイムチャート、第３図は第１図
に示す装置を用いたときにビット境界にずれが生じたと
きの作用を説明するためのタイムチャート、第４図はク
ロック生成装置の他の実施例を示す構成図、第５図は第
４図に示す装置の作用を説明するためのタイムチャー
ト、第６図はデータ送受信装置の一実施例を示す構成
図、第７図は第６図に示す装置の作用を説明するための
タイムチャート、第８図はデータ送受信装置をトークン
リングLANシステムに適用したときの実施例を示す構成
図である。 1,2……分周フリップフロップ、 ３……インバータ、4,5……ANDゲート、 ６……ORゲート、７……Ex−ORゲート、 10……データ送受信装置、 11……開始デリミタ検出回路、 12……クロック生成回路、13……受信回路、 14……プロトコル処理回路、 30……トークンリング、32,33,34……局。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲田 俊司 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 鎌田 誠司 茨城県日立市幸町３丁目１番１号 株式 会社日立製作所日立工場内 (56)参考文献 特開 昭57−116459（ＪＰ，Ａ) 特開 昭54−121049（ＪＰ，Ａ) 特開 昭63−276934（ＪＰ，Ａ) 特開 昭62−175050（ＪＰ，Ａ) 特開 平２−237249（ＪＰ，Ａ) Ｊｏｕｒｎａｌ ｏｆ Ｌｉｇｈｔｗ ａｖｅ Ｔｅｃｈｎｏｌｇｙ，Ｖｏｌ. ３，Ｎｏ．４，第820−823頁 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/00 H04L 7/033 H03L 7/08 H04L 12/42

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号と基本クロック信号に従って位相
    の相異なる２相クロック信号を発生する２相クロック信
    号発生手段と、２相クロック信号の一方の信号と基本ク
    ロック信号との論理積を条件にマスタクロック信号を出
    力するマスタクロック信号発生手段と、２相クロック信
    号の他方の信号と基本クロック信号との論理積を条件に
    スレーブクロック信号を出力するスレーブクロック信号
    発生手段と、データ伝送路から入力されたシリアルデー
    タの特定のビットパターンを検出したときに同期初期化
    信号を出力する同期初期化信号発生手段と、同期初期化
    信号と２相クロック信号のいずれか一方の信号との論理
    和を条件とする信号を２相クロック信号発生手段の入力
    信号として出力する論理手段と、マスタクロック信号ま
    たはスレーブクロック信号に従ってシリアルデータを入
    力するデータ入力手段と、データ入力手段により入力さ
    れたシリアルデータにプロトコル処理を施してマスタク
    ロック信号またはスレーブクロック信号に従って順次シ
    リアルデータをデータ伝送路へ出力するデータ出力手段
    とを有するデータ送受信装置。
  2. 【請求項２】入力信号と基本クロック信号に従って位相
    の相異なる２相クロック信号を発生する２相クロック信
    号発生手段と、２相クロック信号の一方の信号と基本ク
    ロック信号との論理積を条件にマスタクロック信号を出
    力するマスタクロック信号発生手段と、２相クロック信
    号の他方の信号と基本クロック信号との論理積を条件に
    スレーブクロック信号を出力するスレーブクロック信号
    発生手段と、データ伝送路から入力されたシリアルデー
    タの特定のビットパターンを検出したときに同期反転信
    号を出力する同期反転信号発生手段と、同期反転信号と
    ２相クロック信号のいずれか一方の信号との排他的論理
    和を条件とする信号を２相クロック信号発生手段の入力
    信号として出力する論理手段と、マスタクロック信号ま
    たはスレーブクロック信号に従ってシリアルデータを入
    力するデータ入力手段と、データ入力手段により入力さ
    れたシリアルデータにプロトコル処理を施してマスタク
    ロック信号またはスレーブクロック信号に従って順次シ
    リアルデータをデータ伝送路へ出力するデータ出力手段
    とを有するデータ送受信装置。
  3. 【請求項３】請求項１または２記載のデータ送受信装置
    を用いたローカルエリアネットワーク通信装置。
  4. 【請求項４】入力信号と基本クロック信号に従って位相
    の相異なる２相クロック信号を発生する２相クロック信
    号発生手段と、２相クロック信号の一方の信号と基本ク
    ロック信号との論理積を条件にマスタクロック信号を出
    力するマスタクロック信号発生手段と、２相クロック信
    号の他方の信号と基本クロック信号との論理積を条件に
    スレーブクロック信号を出力するスレーブクロック信号
    発生手段と、データ伝送路から入力されたシリアルデー
    タの特定のビットパターンを検出したときに同期初期化
    信号を出力する同期初期化信号発生手段と、同期初期化
    信号と２相クロック信号のいずれか一方の信号との論理
    和を条件とする信号を２相クロック信号発生手段の入力
    信号として出力する論理手段とを有するクロック生成装
    置。
  5. 【請求項５】入力信号と基本クロック信号に従って位相
    の相異なる２相クロック信号を発生する２相クロック信
    号発生手段と、２相クロック信号の一方の信号と基本ク
    ロック信号との論理積を条件にマスタクロック信号を出
    力するマスタクロック信号発生手段と、２相クロック信
    号の他方の信号と基本クロック信号との論理積を条件に
    スレーブクロック信号を出力するスレーブクロック信号
    発生手段と、データ伝送路から入力されたシリアルデー
    タの特定のビットパターンを検出したときに同期反転信
    号を出力する同期反転信号発生手段と、同期反転信号と
    ２相クロック信号のいずれか一方の信号との排他的論理
    和を条件とする信号を２相クロック信号発生手段の入力
    信号として出力する論理手段とを有するクロック生成装
    置。
  6. 【請求項６】基本クロック信号に従って位相の相異なる
    ２相クロック信号を生成し、２相クロック信号の一方の
    信号と基本クロック信号との論理積を条件にマスタクロ
    ック信号を生成し、２相クロック信号の他方の信号と基
    本クロック信号との論理積を条件にスレーブクロック信
    号を生成し、マスタクロック信号またはスレーブクロッ
    ク信号に従ってシリアルデータを入力し、入力したシリ
    アルデータにプロトコル処理を施した後このデータをマ
    スタクロック信号またはスレーブクロック信号に従って
    出力するに際して、シリアルデータのビット境界にずれ
    が生じたときには、マスタクロック信号とスレーブクロ
    ック信号の位相の変換を行ない、位相の変換が行なわれ
    たマスタクロック信号とスレーブクロック信号のうち指
    定のクロック信号に従ってシリアルデータの送受信を実
    行するデータ送受信方法。
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