JPS6025935B2 - Ｈｄｌｃ送信方式 - Google Patents
Ｈｄｌｃ送信方式Info
- Publication number
- JPS6025935B2 JPS6025935B2 JP54169855A JP16985579A JPS6025935B2 JP S6025935 B2 JPS6025935 B2 JP S6025935B2 JP 54169855 A JP54169855 A JP 54169855A JP 16985579 A JP16985579 A JP 16985579A JP S6025935 B2 JPS6025935 B2 JP S6025935B2
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- JP
- Japan
- Prior art keywords
- data
- register
- packet
- command
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明はＨＤＬＣ（Ｈｉ動 じｖｅＩ Ｄａｔａ Ｌｉ
ｎｋＣｏｎｔｒｏｌ）手順を用いてデータのパケット送
信を行なうＨＤＬＣ送信方式にするものである。
ｎｋＣｏｎｔｒｏｌ）手順を用いてデータのパケット送
信を行なうＨＤＬＣ送信方式にするものである。
データ信号のパケット送信を行なう場合の転送方式とし
てＨＤＬＣ手順がり、従来のベーシック手順に代ってよ
り高密度、高効率のバケット送信方式として広く用いら
れている。ＨＤＬＣ手順においては、フレームフオーマ
ツト上でフラグ，データ，ＦＣＳ（ＦｒａｍｅＣｈｅｃ
ｋＳｅｑ肥ｎｃｅ），エンドフラグの順に送信する。従
釆、ＨＤＬＣ手順によってデータの送信を行なう場合は
、次のようにして行なわれていた。
てＨＤＬＣ手順がり、従来のベーシック手順に代ってよ
り高密度、高効率のバケット送信方式として広く用いら
れている。ＨＤＬＣ手順においては、フレームフオーマ
ツト上でフラグ，データ，ＦＣＳ（ＦｒａｍｅＣｈｅｃ
ｋＳｅｑ肥ｎｃｅ），エンドフラグの順に送信する。従
釆、ＨＤＬＣ手順によってデータの送信を行なう場合は
、次のようにして行なわれていた。
すなわち、始めプロセッサからダイレクト・メモリ・ア
クセス（以下ＤＭＡと略す）を行うハードウェアにフレ
ーム長をセットする。送信すべきデータはメモリから謙
出されて、送信を行なうためのハードウェアにパケット
形式でＤＭＡ転送されて回線に送出される。送信データ
の最終バイト（ワード）が転送完了すると、プロセッサ
へ割込みをかけて転送終了を通知する。これを受けてプ
ロセッサはパケットの終了を指示するコマンドを送信を
行なうべきハードウェアにセットする。これによってＦ
ＣＳ（ＦｒａｍｅＣｈｅｃｋＳｅｑｕｅ比ｅ）が送信さ
れ、引続いてエンドフラグが送出されて１フレームの送
信を終了する。しかしながら、上述のごとき方式におい
ては、プロセッサに転送終了の割込みがかけられたとき
、プロセッサの負荷に変動があるため、プロセッサの処
理が開始されるまでの時間にばらつきを生じ、従ってプ
ロセッサがパケットの終了を指示するコマンドをセット
するタイミングが遅れることがあり、そのため既に送信
したフレームが無効になってしまうことがあった。
クセス（以下ＤＭＡと略す）を行うハードウェアにフレ
ーム長をセットする。送信すべきデータはメモリから謙
出されて、送信を行なうためのハードウェアにパケット
形式でＤＭＡ転送されて回線に送出される。送信データ
の最終バイト（ワード）が転送完了すると、プロセッサ
へ割込みをかけて転送終了を通知する。これを受けてプ
ロセッサはパケットの終了を指示するコマンドを送信を
行なうべきハードウェアにセットする。これによってＦ
ＣＳ（ＦｒａｍｅＣｈｅｃｋＳｅｑｕｅ比ｅ）が送信さ
れ、引続いてエンドフラグが送出されて１フレームの送
信を終了する。しかしながら、上述のごとき方式におい
ては、プロセッサに転送終了の割込みがかけられたとき
、プロセッサの負荷に変動があるため、プロセッサの処
理が開始されるまでの時間にばらつきを生じ、従ってプ
ロセッサがパケットの終了を指示するコマンドをセット
するタイミングが遅れることがあり、そのため既に送信
したフレームが無効になってしまうことがあった。
本発明はこのような従来技術の欠点を除去しようとする
ものであって、その目的はバケットのＤＭ〜転送完了時
におけるパケット終了コマンドのセットをプロセッサに
無関係にハードウェア的に行なうことによって、プロセ
ッサの負荷の変動による処理のばらつきの影響を受けな
いようにした送信方式を提供することにある。
ものであって、その目的はバケットのＤＭ〜転送完了時
におけるパケット終了コマンドのセットをプロセッサに
無関係にハードウェア的に行なうことによって、プロセ
ッサの負荷の変動による処理のばらつきの影響を受けな
いようにした送信方式を提供することにある。
この目的を達成するため本発明のＨＤＬＣ送信方式にお
いては、プロセッサの制御のもとにメモリからダィレト
・メモリ・アクスでデータを議出して所定のフオーマッ
トとしてパケット送信するＨＤＬＣ送信方式において、
パケット送信すべきデータを転送する第１のレジスタと
、パケットの終了を指示するコマンドを転送する第２の
レジスタと、該第１のレジスタと第２のレジスタとを選
択的に動作させるセレクタと、最終データ転送のタィミ
ンによって前記セレクタにおける選択を制御するタイミ
ング回路とを具え、前記メモリにパケット送信すべきデ
ータとともにパケットの終了を指示するコマンドを格納
し〜デ−タ転送時にはメモリからダイレクト・メモリ・
アクセスで謙出されたデータを前記第１のレジスタを経
て送信を行なうべきハードウェアに転送するとともに、
コマンド‘こ転送するとともに、コマンド転送時には該
コマンドを最終データ転送のタイミングでダイレクト・
メモリ・アクセスメモリから論出し前記第２のレジスタ
を経て送信を行なうできハードウェアに転送することを
特徴としている。以下実施例について説明する。
いては、プロセッサの制御のもとにメモリからダィレト
・メモリ・アクスでデータを議出して所定のフオーマッ
トとしてパケット送信するＨＤＬＣ送信方式において、
パケット送信すべきデータを転送する第１のレジスタと
、パケットの終了を指示するコマンドを転送する第２の
レジスタと、該第１のレジスタと第２のレジスタとを選
択的に動作させるセレクタと、最終データ転送のタィミ
ンによって前記セレクタにおける選択を制御するタイミ
ング回路とを具え、前記メモリにパケット送信すべきデ
ータとともにパケットの終了を指示するコマンドを格納
し〜デ−タ転送時にはメモリからダイレクト・メモリ・
アクセスで謙出されたデータを前記第１のレジスタを経
て送信を行なうべきハードウェアに転送するとともに、
コマンド‘こ転送するとともに、コマンド転送時には該
コマンドを最終データ転送のタイミングでダイレクト・
メモリ・アクセスメモリから論出し前記第２のレジスタ
を経て送信を行なうできハードウェアに転送することを
特徴としている。以下実施例について説明する。
第１図は本発明のＨＤＬＣ送信方式の−実施例の構成を
示すブロック図である。
示すブロック図である。
同図において１はメモリ・２はセレクタ（ＳＥＬ）、３
はブ。セツサ、４はしジスタ、５はＨＤＬＣ回路、６は
ＤＭＡ制御回路（ＤＭＡＣ）、７はバス、８はタイミン
グ回路、９はしジスタ、１０は回線である。また第２図
は第１図の実施例における各部信号を示すタイムチャー
トでる。
はブ。セツサ、４はしジスタ、５はＨＤＬＣ回路、６は
ＤＭＡ制御回路（ＤＭＡＣ）、７はバス、８はタイミン
グ回路、９はしジスタ、１０は回線である。また第２図
は第１図の実施例における各部信号を示すタイムチャー
トでる。
同図において１はＨＤＬＣ回路５からＤＭＡ制御回路６
に対する送信要求（ＲＥＱ）信号、２はＤＭＡ制御回路
６からＨＤＬＣ回路５に対する応答（ＡＣＫ）信号、３
はタイミング回路８のエンド（ＥＮＤ）信号、４はＨＤ
ＬＣ回路５から送信される送信信号である。第１図およ
び第２図において、メモリ１にはパケットとして送出す
べきデータと、パケットの終了を指示するコマンドとが
格納されている。
に対する送信要求（ＲＥＱ）信号、２はＤＭＡ制御回路
６からＨＤＬＣ回路５に対する応答（ＡＣＫ）信号、３
はタイミング回路８のエンド（ＥＮＤ）信号、４はＨＤ
ＬＣ回路５から送信される送信信号である。第１図およ
び第２図において、メモリ１にはパケットとして送出す
べきデータと、パケットの終了を指示するコマンドとが
格納されている。
セレクタ２は初めプロセッサ３の指示によってレジスタ
４を選択している。デタ転送時、ＨＤＬＣ回路５から送
信要求（ＲＥＱ）信号をＤＭＡ制御回路６に対して出力
する（第２図１）。これに対しＤＭＡ御回路６はデータ
転送可能なとき応答（ＡＣＫ）信号をＨＤＬＣ回路５に
返し、同時にメモリ４から送信データを１バイト（ワー
ド）ずつＤＭＡで講出して、バス７，セレクタ２を経て
レジスタ４に一旦書込む。レジスタ４に書込まれたデー
外まＨＤＬＣ回路５を経て順次回線１０へ送出される。
第２図４において、１・，１２，…，ｌｎ‐，，ｌｎは
このようにして送される送信データを示している。ＤＭ
Ａ制御回路６は送信データのバイト数（ワード数）を計
数し、所定数送り終ったときタイミング回路８に対して
指令信号を送出する。
４を選択している。デタ転送時、ＨＤＬＣ回路５から送
信要求（ＲＥＱ）信号をＤＭＡ制御回路６に対して出力
する（第２図１）。これに対しＤＭＡ御回路６はデータ
転送可能なとき応答（ＡＣＫ）信号をＨＤＬＣ回路５に
返し、同時にメモリ４から送信データを１バイト（ワー
ド）ずつＤＭＡで講出して、バス７，セレクタ２を経て
レジスタ４に一旦書込む。レジスタ４に書込まれたデー
外まＨＤＬＣ回路５を経て順次回線１０へ送出される。
第２図４において、１・，１２，…，ｌｎ‐，，ｌｎは
このようにして送される送信データを示している。ＤＭ
Ａ制御回路６は送信データのバイト数（ワード数）を計
数し、所定数送り終ったときタイミング回路８に対して
指令信号を送出する。
これによってタイミング回路８はエンド（ＥＮＤ）信号
を発生する（第２図３）。エンド信号によってセレクタ
２はしジスタ９を選択し、これと同時にメモリ１からパ
ケットの終了を指示するコマンドがＤＭＡで出力され、
バス７、セレクタ２を経てレジスタ９に一旦書込まれる
。レジスタ９に書込まれたコマンドはＨＤＬＣ回路５に
与えられ、これによってＨＤＬＣ回路５はＦＣＳを送出
し、次いでエンドフラグを出力する。第２図４において
ＦＣＳ，Ｆ２はこのようにしてＨＤＬＣ回路の送出した
ＦＣＳとエンドフラグとを示している。なお第２図４に
おいてＦ，は開始フラグを示し、フラグＦ，とＦ２によ
って狭まれた部分は、パケットとして転送される１フレ
ームを示している。以上説明したように本発明のＨＤＬ
Ｃ送信方式によれば、最終データ転送のタイミングによ
ってメモリからパケットの終了を指示するコマンドをＤ
ＭＡで議出してＨＤＬＣ回路にセットするので、従来方
式のように最終データ転送タイミングによってプロセッ
サがパケットの終了を指示するコマンドをセットする必
要がない。
を発生する（第２図３）。エンド信号によってセレクタ
２はしジスタ９を選択し、これと同時にメモリ１からパ
ケットの終了を指示するコマンドがＤＭＡで出力され、
バス７、セレクタ２を経てレジスタ９に一旦書込まれる
。レジスタ９に書込まれたコマンドはＨＤＬＣ回路５に
与えられ、これによってＨＤＬＣ回路５はＦＣＳを送出
し、次いでエンドフラグを出力する。第２図４において
ＦＣＳ，Ｆ２はこのようにしてＨＤＬＣ回路の送出した
ＦＣＳとエンドフラグとを示している。なお第２図４に
おいてＦ，は開始フラグを示し、フラグＦ，とＦ２によ
って狭まれた部分は、パケットとして転送される１フレ
ームを示している。以上説明したように本発明のＨＤＬ
Ｃ送信方式によれば、最終データ転送のタイミングによ
ってメモリからパケットの終了を指示するコマンドをＤ
ＭＡで議出してＨＤＬＣ回路にセットするので、従来方
式のように最終データ転送タイミングによってプロセッ
サがパケットの終了を指示するコマンドをセットする必
要がない。
従ってプロセッサの負荷の変動によってプロセッサの処
理時間にばらつきを生じるような場合でも、ＨＯＬＣ回
路からのＦＣＳおよびエンドフラグの送出が遅れ、その
ために既に送信したデータが無効になる事態を生じるこ
とがないので、極めて効果的である。
理時間にばらつきを生じるような場合でも、ＨＯＬＣ回
路からのＦＣＳおよびエンドフラグの送出が遅れ、その
ために既に送信したデータが無効になる事態を生じるこ
とがないので、極めて効果的である。
第１図は本発明のＨＤＬＣ送信方式の一実施例の成を示
すブロック図、第２図は第１図の実施例における各部信
号を示すタイムチャートである。 １・・・メモリ、２・・・セレクタ（ＳＥＬ）、３・・
・ブロセツサ、４・・・レジスタ、５・・・ＨＤＬＣ回
路、６・・・ＤＭＡ制御回路（ＤＭＡＣ）、７・・・バ
ス、８・・・タイミング回路、９・・・レジスタ、１０
・・・回線。 第１図第２図
すブロック図、第２図は第１図の実施例における各部信
号を示すタイムチャートである。 １・・・メモリ、２・・・セレクタ（ＳＥＬ）、３・・
・ブロセツサ、４・・・レジスタ、５・・・ＨＤＬＣ回
路、６・・・ＤＭＡ制御回路（ＤＭＡＣ）、７・・・バ
ス、８・・・タイミング回路、９・・・レジスタ、１０
・・・回線。 第１図第２図
Claims (1)
- １ プロセツサ制御のもとにメモリからダイレト・メモ
リ・アクセスでデータを読出して所定のフオーマツトと
してパケツト送信するＨＤＬＣ送信方式において、パケ
ツト送信すべきデータを転送する第１のレジスタと、パ
ツトの終了を指示するコマンドを転送する第２のレジス
タと、該第１のレジスタと第２のレジスタとを選択的に
動作させるセレクタと、最終データ転送のタイミングに
よつて前記セレクタにおける選択を制御するタイミング
回路とを具え、前記メモリにパケツト送信すべきデータ
とともにパケツトの終了を指示するコマンドを格納し、
データ転送時にはメモリからダイレクト・メモリ・アタ
セスで読出されたデータを前記第１のレジスタを経て送
信を行なうべきハードウエアに転送するとともに、コマ
ンド転送時には該コマンドを最終データ転送のタイミン
グでダイレクト・メモリ・アクセスでメモリから読出し
て前記第２のレジスタを経て送信を行なうべきハードウ
エアに転送することを特徴とするＨＤＬＣ送信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54169855A JPS6025935B2 (ja) | 1979-12-26 | 1979-12-26 | Ｈｄｌｃ送信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54169855A JPS6025935B2 (ja) | 1979-12-26 | 1979-12-26 | Ｈｄｌｃ送信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5691561A JPS5691561A (en) | 1981-07-24 |
| JPS6025935B2 true JPS6025935B2 (ja) | 1985-06-21 |
Family
ID=15894182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54169855A Expired JPS6025935B2 (ja) | 1979-12-26 | 1979-12-26 | Ｈｄｌｃ送信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025935B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2559394B2 (ja) * | 1987-02-16 | 1996-12-04 | 株式会社日立製作所 | 通信制御装置 |
-
1979
- 1979-12-26 JP JP54169855A patent/JPS6025935B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5691561A (en) | 1981-07-24 |
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