JPH05276221A - 受信制御方式 - Google Patents
受信制御方式Info
- Publication number
- JPH05276221A JPH05276221A JP4064458A JP6445892A JPH05276221A JP H05276221 A JPH05276221 A JP H05276221A JP 4064458 A JP4064458 A JP 4064458A JP 6445892 A JP6445892 A JP 6445892A JP H05276221 A JPH05276221 A JP H05276221A
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- JP
- Japan
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- frame
- dma
- transfer
- descriptor
- reception
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- Computer And Data Communications (AREA)
- Communication Control (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ディスクリプタのチェイニング処理の遅延に
よるオーバーランを防止し、外部記憶領域の使用効率を
改善する。 【構成】 外部記憶領域１−２２は、コマンド領域１−
２、アドレス領域１−３、転送サイズ領域１−４および
ステータス領域１−５を含むディスクリプタ１−１を有
するＩフレーム・ディスクリプタ群１−６と、Ｉフレー
ム受信バッファ群１−７と、Ｕ／Ｓフレーム受信バッフ
ァ群１−８とから成る。ＤＭＡコントローラ１−９は、
Ｉフレーム・ディスクリプタ・アドレス・レジスタ１−
１０、Ｉフレーム・ディスクリプタ格納レジスタ１−１
１、Ｕ／Ｓフレーム転送情報格納レジスタ１−１２、Ｕ
／Ｓフレーム受信バッファ数格納レジスタ１−１３、Ｕ
／Ｓフレーム受信バッファ数カウンタ１−１４、制御レ
ジスタ１−１５、ＤＭＡアドレス・レジスタ１−１６お
よびＤＭＡサイズ・レジスタ１−１７から成る。受信制
御部１−１１は、フレーム判定ビット１−２０を含む受
信データＦＩＦＯ１−１９から成る。
よるオーバーランを防止し、外部記憶領域の使用効率を
改善する。 【構成】 外部記憶領域１−２２は、コマンド領域１−
２、アドレス領域１−３、転送サイズ領域１−４および
ステータス領域１−５を含むディスクリプタ１−１を有
するＩフレーム・ディスクリプタ群１−６と、Ｉフレー
ム受信バッファ群１−７と、Ｕ／Ｓフレーム受信バッフ
ァ群１−８とから成る。ＤＭＡコントローラ１−９は、
Ｉフレーム・ディスクリプタ・アドレス・レジスタ１−
１０、Ｉフレーム・ディスクリプタ格納レジスタ１−１
１、Ｕ／Ｓフレーム転送情報格納レジスタ１−１２、Ｕ
／Ｓフレーム受信バッファ数格納レジスタ１−１３、Ｕ
／Ｓフレーム受信バッファ数カウンタ１−１４、制御レ
ジスタ１−１５、ＤＭＡアドレス・レジスタ１−１６お
よびＤＭＡサイズ・レジスタ１−１７から成る。受信制
御部１−１１は、フレーム判定ビット１−２０を含む受
信データＦＩＦＯ１−１９から成る。
Description
【０００１】
【産業上の利用分野】本発明は受信制御方式に関し、特
に、ＤＭＡコントローラにより制御されるデータ転送系
において用いられる受信制御方式に関する。
に、ＤＭＡコントローラにより制御されるデータ転送系
において用いられる受信制御方式に関する。
【０００２】
【従来の技術】従来、この種のデータ転送系において
は、ＤＭＡコントローラにより、受信回路より連続して
受信データを読出して、外部記憶領域上のバッファ領域
に転送する場合には、ホスト・システムにより、リアル
タイムでＤＭＡコントローラを制御することによるシス
テム効率の低下を防止するために、以下に説明するディ
スクリプタ制御によるＤＭＡコントローラの制御方式が
提案されている。図２は本従来例を示すシステム構成図
であり。図２に示されるように、コマンド領域２−２、
アドレス領域２−３、転送サイズ領域２−４およびステ
ータス領域２−５により形成されるディスクリプタ２−
１を複数個含む外部記憶領域２−１１と、ディスクリプ
タ・アドレス・レジスタ２−７、制御レジスタ２−８、
ＤＭＡアドレス・レジスタ２−９およびＤＭＡサイズ・
レジスタ２−１０を含むＤＭＡコントローラ２−６と、
複数の受信データＦＩＦＯ２−１３を含む受信制御部２
−１２とを備えて構成される。
は、ＤＭＡコントローラにより、受信回路より連続して
受信データを読出して、外部記憶領域上のバッファ領域
に転送する場合には、ホスト・システムにより、リアル
タイムでＤＭＡコントローラを制御することによるシス
テム効率の低下を防止するために、以下に説明するディ
スクリプタ制御によるＤＭＡコントローラの制御方式が
提案されている。図２は本従来例を示すシステム構成図
であり。図２に示されるように、コマンド領域２−２、
アドレス領域２−３、転送サイズ領域２−４およびステ
ータス領域２−５により形成されるディスクリプタ２−
１を複数個含む外部記憶領域２−１１と、ディスクリプ
タ・アドレス・レジスタ２−７、制御レジスタ２−８、
ＤＭＡアドレス・レジスタ２−９およびＤＭＡサイズ・
レジスタ２−１０を含むＤＭＡコントローラ２−６と、
複数の受信データＦＩＦＯ２−１３を含む受信制御部２
−１２とを備えて構成される。
【０００３】例えば、当該データ転送系において、ハイ
レベル・データ・リンク・コントロール手順（以下、Ｈ
ＤＬＣと略称する）によるフレームの受信を行う場合に
は、ディスクリプタ制御により、受信フレームは外部記
憶領域上の複数のバッファ領域に連続してＤＭＡ転送さ
れる。ホスト・システムは、図２のシステム構成図に示
されるように、所定のディスクリプタ・フォーマットに
従って、予め外部記憶領域２−１１上に複数のディスク
リプタの情報を連続した領域に設定する。図２におい
て、外部記憶領域２−１１上の各ディスクリプタ２−１
のフォーマットは、ＤＭＡコントローラ２−６に対する
制御情報を格納するコマンド領域２−２、転送データを
格納するバッファ領域の先頭アドレスを示すアドレス領
域２−３、転送データ数を格納する転送サイズ領域２−
４、およびＤＭＡ転送の実行結果を格納するステータス
領域２−５を含む形で構成される。
レベル・データ・リンク・コントロール手順（以下、Ｈ
ＤＬＣと略称する）によるフレームの受信を行う場合に
は、ディスクリプタ制御により、受信フレームは外部記
憶領域上の複数のバッファ領域に連続してＤＭＡ転送さ
れる。ホスト・システムは、図２のシステム構成図に示
されるように、所定のディスクリプタ・フォーマットに
従って、予め外部記憶領域２−１１上に複数のディスク
リプタの情報を連続した領域に設定する。図２におい
て、外部記憶領域２−１１上の各ディスクリプタ２−１
のフォーマットは、ＤＭＡコントローラ２−６に対する
制御情報を格納するコマンド領域２−２、転送データを
格納するバッファ領域の先頭アドレスを示すアドレス領
域２−３、転送データ数を格納する転送サイズ領域２−
４、およびＤＭＡ転送の実行結果を格納するステータス
領域２−５を含む形で構成される。
【０００４】ホスト・システムを介して、最初に実行す
るディスクリプタの先頭アドレスがディスクリプタ・ア
ドレス・レジスタ２−７に設定され、これによりＤＭＡ
コントローラ２−６が起動される。ＤＭＡコントローラ
２−６により、ディスクリプタ・アドレス・レジスタ２
−７の設定値はＤＭＡアドレス・レジスタ２−９にロー
ドされ、また予め規定されたディスクリプタのサイズが
ＤＭＡサイズ・レジスタ２−１０にロードされる。そし
て、ＤＭＡコントローラ２−６の制御作用を介して、Ｄ
ＭＡアドレス・レジスタ２−９に設定されたアドレスか
ら、ＤＭＡサイズ・レジスタ２−１０に設定されたデー
タ数だけＤＭＡ転送が開始される。この１回目のＤＭＡ
転送により、外部記憶領域２−１１上の指定されたディ
スクリプタ２−１のコンマンド領域２−２、アドレス領
域２−３および転送サイズ領域２−４が、ＤＭＡコント
ローラ２−６に読込まれる。
るディスクリプタの先頭アドレスがディスクリプタ・ア
ドレス・レジスタ２−７に設定され、これによりＤＭＡ
コントローラ２−６が起動される。ＤＭＡコントローラ
２−６により、ディスクリプタ・アドレス・レジスタ２
−７の設定値はＤＭＡアドレス・レジスタ２−９にロー
ドされ、また予め規定されたディスクリプタのサイズが
ＤＭＡサイズ・レジスタ２−１０にロードされる。そし
て、ＤＭＡコントローラ２−６の制御作用を介して、Ｄ
ＭＡアドレス・レジスタ２−９に設定されたアドレスか
ら、ＤＭＡサイズ・レジスタ２−１０に設定されたデー
タ数だけＤＭＡ転送が開始される。この１回目のＤＭＡ
転送により、外部記憶領域２−１１上の指定されたディ
スクリプタ２−１のコンマンド領域２−２、アドレス領
域２−３および転送サイズ領域２−４が、ＤＭＡコント
ローラ２−６に読込まれる。
【０００５】ＤＭＡコントローラ２−６により読込まれ
たコマンド領域２−２の情報、アドレス領域２−３の情
報および転送サイズ領域２−４の情報は、それぞれ制御
レジスタ２−８、ＤＭＡアドレス・レジスタ２−９およ
びＤＭＡサイズ・レジスタ２−１０に設定されて、再度
ＤＭＡ転送が開始される。この２回目のＤＭＡ転送によ
り、受信制御部２−１２により受信された、受信データ
ＦＩＦＯ２−１３に格納されている受信フレームの各デ
ータは、ディスクリプタ２−１により指定された外部記
憶領域２−１１上のバッファ領域に格納される。
たコマンド領域２−２の情報、アドレス領域２−３の情
報および転送サイズ領域２−４の情報は、それぞれ制御
レジスタ２−８、ＤＭＡアドレス・レジスタ２−９およ
びＤＭＡサイズ・レジスタ２−１０に設定されて、再度
ＤＭＡ転送が開始される。この２回目のＤＭＡ転送によ
り、受信制御部２−１２により受信された、受信データ
ＦＩＦＯ２−１３に格納されている受信フレームの各デ
ータは、ディスクリプタ２−１により指定された外部記
憶領域２−１１上のバッファ領域に格納される。
【０００６】２回目のＤＭＡ転送により受信データの転
送が終了すると、３回目のＤＭＡ転送として、ＤＭＡコ
ントローラ２−６により、２回目のＤＭＡ転送時に実際
に転送されたデータ数がサイズ領域２−４に転送され、
またＤＭＡ転送の実行結果および受信フレームに関する
情報がステータス領域２−５に転送される。上述した３
回のＤＭＡ転送による一連の動作により、１回の受信フ
レームのバッファ領域に対するデータ転送が完了する。
送が終了すると、３回目のＤＭＡ転送として、ＤＭＡコ
ントローラ２−６により、２回目のＤＭＡ転送時に実際
に転送されたデータ数がサイズ領域２−４に転送され、
またＤＭＡ転送の実行結果および受信フレームに関する
情報がステータス領域２−５に転送される。上述した３
回のＤＭＡ転送による一連の動作により、１回の受信フ
レームのバッファ領域に対するデータ転送が完了する。
【０００７】また、制御レジスタ２−８に格納された制
御情報により、更には、ディスクリプタによるＤＭＡ転
送のチェイニングが指定されていれば、ＤＭＡコントロ
ーラ２−６により、ディスクリプタ２−１に続くアドレ
スがＤＭＡアドレス・レジスタ２−９に設定され、ディ
スクリプタ２−１に続くアドレスに格納されているディ
スクリプタ情報が読出される。そして更に、このディス
クリプタ情報に従って指定されるバッファ領域に対する
データ転送を行うために、ＤＭＡ転送が起動される。こ
のようにして、ＤＭＡ転送のチェイニング動作は、ディ
スクリプタ２−１のコマンド領域２−２において指定さ
れたＤＭＡコトローラ２−６の制御情報により、チェイ
ニングの終了を指示されるまで連続して実行される。
御情報により、更には、ディスクリプタによるＤＭＡ転
送のチェイニングが指定されていれば、ＤＭＡコントロ
ーラ２−６により、ディスクリプタ２−１に続くアドレ
スがＤＭＡアドレス・レジスタ２−９に設定され、ディ
スクリプタ２−１に続くアドレスに格納されているディ
スクリプタ情報が読出される。そして更に、このディス
クリプタ情報に従って指定されるバッファ領域に対する
データ転送を行うために、ＤＭＡ転送が起動される。こ
のようにして、ＤＭＡ転送のチェイニング動作は、ディ
スクリプタ２−１のコマンド領域２−２において指定さ
れたＤＭＡコトローラ２−６の制御情報により、チェイ
ニングの終了を指示されるまで連続して実行される。
【０００８】
【発明が解決しようとする課題】上述した従来の受信制
御方式おいては、受信された情報フレーム（以下、１フ
レームと云う）のオーバーランを避けるために、受信さ
れた当該１フレームを、一つのディスクリプタにより指
定されるバッファ領域に転送しようとする場合、各バッ
ファ領域を最大フレーム長に合わせて用意する必要があ
り、監視フレーム（以下、Ｓフレームと云う）、あるい
は非番号制フレーム（以下、Ｕフレームと云う）を受信
した場合においても、転送対象として、必要以上に大き
なバッファ領域に転送されることになる。従って、外部
記憶領域の利用効率が低下するという欠点がある。
御方式おいては、受信された情報フレーム（以下、１フ
レームと云う）のオーバーランを避けるために、受信さ
れた当該１フレームを、一つのディスクリプタにより指
定されるバッファ領域に転送しようとする場合、各バッ
ファ領域を最大フレーム長に合わせて用意する必要があ
り、監視フレーム（以下、Ｓフレームと云う）、あるい
は非番号制フレーム（以下、Ｕフレームと云う）を受信
した場合においても、転送対象として、必要以上に大き
なバッファ領域に転送されることになる。従って、外部
記憶領域の利用効率が低下するという欠点がある。
【０００９】この問題を回避するために、従来は、ディ
スクリプタのチェイニングにより、一つの受信フレーム
を複数のバッファ領域に転送している。しかしながら、
上述した従来の受信制御方式の場合には、ＤＭＡコント
ローラにおいては、各ディスクリプタに対する３回目の
ＤＭＡ転送が終了してから、次のディスクリプタに対す
るアクセスが開始される。一つの受信フレームをフレー
ム長より小さい複数のバッファ領域に格納する場合に
は、複数のディスクリプタのチェイニングにより各バッ
ファ領域に受信データがＤＭＡ転送される。この際、各
バッファ領域に対するデータ転送は、前のディスクリプ
タの３回目のＤＭＡ転送終了後に開始され、そのディス
クリプタの１回目のＤＭＡ転送により、ディスクリプタ
の情報がＤＭＡコントローラに読込まれた後に実行され
る。従って、各バッファ領域に対するＤＭＡ転送の間
に、２回のディスクリプタへのＤＭＡ転送が介在してい
る。
スクリプタのチェイニングにより、一つの受信フレーム
を複数のバッファ領域に転送している。しかしながら、
上述した従来の受信制御方式の場合には、ＤＭＡコント
ローラにおいては、各ディスクリプタに対する３回目の
ＤＭＡ転送が終了してから、次のディスクリプタに対す
るアクセスが開始される。一つの受信フレームをフレー
ム長より小さい複数のバッファ領域に格納する場合に
は、複数のディスクリプタのチェイニングにより各バッ
ファ領域に受信データがＤＭＡ転送される。この際、各
バッファ領域に対するデータ転送は、前のディスクリプ
タの３回目のＤＭＡ転送終了後に開始され、そのディス
クリプタの１回目のＤＭＡ転送により、ディスクリプタ
の情報がＤＭＡコントローラに読込まれた後に実行され
る。従って、各バッファ領域に対するＤＭＡ転送の間
に、２回のディスクリプタへのＤＭＡ転送が介在してい
る。
【００１０】このために、ディスクリプタのチェイニン
グにより、一つの受信フレームの各フィールドを複数の
バッファ領域に転送する場合に、各バッファ領域に対し
て転送する間に２回のＤＭＡ転送を介入するため時間間
隔が大きくなり、高速の通信時においては、受信オーバ
ランが発生し易くなる。従って、送信側からの消失フレ
ームの再送信処理によるホスト・システムのオーバーヘ
ッドが大きくなり、また回線側のスループットが低下す
る等、システム全体の実行効率が低下するという欠点が
ある。
グにより、一つの受信フレームの各フィールドを複数の
バッファ領域に転送する場合に、各バッファ領域に対し
て転送する間に２回のＤＭＡ転送を介入するため時間間
隔が大きくなり、高速の通信時においては、受信オーバ
ランが発生し易くなる。従って、送信側からの消失フレ
ームの再送信処理によるホスト・システムのオーバーヘ
ッドが大きくなり、また回線側のスループットが低下す
る等、システム全体の実行効率が低下するという欠点が
ある。
【００１１】
【課題を解決するための手段】本発明の受信制御方式
は、所定の外部記憶領域上に予め連続して設定されてい
る複数のディスクリプタに格納されている制御情報に従
って、受信フレームをＤＭＡコントローラによりＤＭＡ
転送する受信制御方式において、前記複数のディスクリ
プタの内の第１番目のディスクリプタを指定するアドレ
スを格納する第１の記憶手段と、前記複数のディスクリ
プタに格納されている制御情報を格納する第２の記憶手
段と、前記受信フレームをＤＭＡ転送するための制御情
報を格納する第３の記憶手段と、前記受信フレームに含
まれる特定の受信フレームを格納の対象とする、前記外
部記憶領域上のバッファ数を格納する第４の記憶手段
と、前記特定の受信フレームのＤＭＡ転送が行われる度
に、当該ＤＭＡ転送回数を格納する第５の記憶手段と、
前記特定の受信フレームのＤＭＡ転送回数をカウントす
る計数手段と、ＤＭＡ転送の対象とする受信フレームの
種別に応じて、前記第２の記憶手段および前記第３の記
憶手段の内の何れか一方の記憶手段を選択する手段と、
を前記ＤＭＡコントローラに備え、前記第２および第３
の記憶手段に格納される制御情報の内の何れか一方の制
御情報により指定される前記外部記憶領域上の個々のバ
ッファ領域に対して、当該受信フレームを識別してＤＭ
Ａ転送することを特徴としている。
は、所定の外部記憶領域上に予め連続して設定されてい
る複数のディスクリプタに格納されている制御情報に従
って、受信フレームをＤＭＡコントローラによりＤＭＡ
転送する受信制御方式において、前記複数のディスクリ
プタの内の第１番目のディスクリプタを指定するアドレ
スを格納する第１の記憶手段と、前記複数のディスクリ
プタに格納されている制御情報を格納する第２の記憶手
段と、前記受信フレームをＤＭＡ転送するための制御情
報を格納する第３の記憶手段と、前記受信フレームに含
まれる特定の受信フレームを格納の対象とする、前記外
部記憶領域上のバッファ数を格納する第４の記憶手段
と、前記特定の受信フレームのＤＭＡ転送が行われる度
に、当該ＤＭＡ転送回数を格納する第５の記憶手段と、
前記特定の受信フレームのＤＭＡ転送回数をカウントす
る計数手段と、ＤＭＡ転送の対象とする受信フレームの
種別に応じて、前記第２の記憶手段および前記第３の記
憶手段の内の何れか一方の記憶手段を選択する手段と、
を前記ＤＭＡコントローラに備え、前記第２および第３
の記憶手段に格納される制御情報の内の何れか一方の制
御情報により指定される前記外部記憶領域上の個々のバ
ッファ領域に対して、当該受信フレームを識別してＤＭ
Ａ転送することを特徴としている。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を示すシステム構
成図である。図１に示されるように、本実施例は、コマ
ンド領域１−２、アドレス領域１−３、転送サイズ領域
１−４およびステータス領域１−５を含む複数のＩフレ
ーム・ディスクリプタ１−１により形成されるＩフレー
ム・ディスクリプタ群１−６と、複数のＩフレーム受信
バッファを含むＩフレーム受信バッファ群１−７と、複
数のＵ／Ｓフレーム受信バッファを含むＵ／Ｓフレーム
受信バッファ群１−８とにより構成される外部記憶領域
１−２２と、Ｉフレーム・ディスクリプタ・アドレス・
レジスタ１−１０、Ｉフレーム・ディスクリプタ格納レ
ジスタ１−１１、Ｕ／Ｓフレーム転送情報格納レジスタ
１−１２、Ｕ／Ｓフレーム受信バッファ数格納レジスタ
１−１３、Ｕ／Ｓフレーム受信バッファ数カウンタ１−
１４、制御レジスタ１−１５、ＤＭＡアドレス・レジス
タ１−１６およびＤＭＡサイズ・レジスタ１−１７を含
むＤＭＡコントローラ１−９と、フレーム判定ビット１
−２０を含む複数の受信データＦＩＦＯ１−１９により
形成される受信制御部１−１８とを備えて構成される。
成図である。図１に示されるように、本実施例は、コマ
ンド領域１−２、アドレス領域１−３、転送サイズ領域
１−４およびステータス領域１−５を含む複数のＩフレ
ーム・ディスクリプタ１−１により形成されるＩフレー
ム・ディスクリプタ群１−６と、複数のＩフレーム受信
バッファを含むＩフレーム受信バッファ群１−７と、複
数のＵ／Ｓフレーム受信バッファを含むＵ／Ｓフレーム
受信バッファ群１−８とにより構成される外部記憶領域
１−２２と、Ｉフレーム・ディスクリプタ・アドレス・
レジスタ１−１０、Ｉフレーム・ディスクリプタ格納レ
ジスタ１−１１、Ｕ／Ｓフレーム転送情報格納レジスタ
１−１２、Ｕ／Ｓフレーム受信バッファ数格納レジスタ
１−１３、Ｕ／Ｓフレーム受信バッファ数カウンタ１−
１４、制御レジスタ１−１５、ＤＭＡアドレス・レジス
タ１−１６およびＤＭＡサイズ・レジスタ１−１７を含
むＤＭＡコントローラ１−９と、フレーム判定ビット１
−２０を含む複数の受信データＦＩＦＯ１−１９により
形成される受信制御部１−１８とを備えて構成される。
【００１４】図１において、外部記憶領域１−２２を形
成するＩフレーム・ディスクリプタ群１−６により制御
されるＤＭＡコントローラ１−９により、フレーム長が
可変のＩフレーム、固定長のＵフレームまたはＳフレー
ムを受信して、指定されるバッファ領域に格納する場合
には、ホスト・システムにおいては、先ずＩフレーム受
信のためのディスクリプタの設定と、Ｕ／Ｓフレーム受
信のための受信情報の設定が行われる。例えば、上記の
各領域において構成されるディスクリプタが、ＨＤＬＣ
手順におけるＩフレームを格納するためのディスクリプ
タ群１−６に設定される。また、固定フレーム長のＵ／
Ｓフレーム受信のためのＤＭＡ制御情報および先頭バッ
ファ・アドレス、バッファ・サイズは、ＤＭＡコントロ
ーラ１−９に含まれるＵ／Ｓフレーム転送情報格納レジ
スタ１−１２に設定され、またＵ／Ｓフレーム受信バッ
ファ群１−８に予め確保されている受信バッファ数は、
Ｕ／Ｓフレーム受信バッファ数格納レジスタ１−１３に
設定される。
成するＩフレーム・ディスクリプタ群１−６により制御
されるＤＭＡコントローラ１−９により、フレーム長が
可変のＩフレーム、固定長のＵフレームまたはＳフレー
ムを受信して、指定されるバッファ領域に格納する場合
には、ホスト・システムにおいては、先ずＩフレーム受
信のためのディスクリプタの設定と、Ｕ／Ｓフレーム受
信のための受信情報の設定が行われる。例えば、上記の
各領域において構成されるディスクリプタが、ＨＤＬＣ
手順におけるＩフレームを格納するためのディスクリプ
タ群１−６に設定される。また、固定フレーム長のＵ／
Ｓフレーム受信のためのＤＭＡ制御情報および先頭バッ
ファ・アドレス、バッファ・サイズは、ＤＭＡコントロ
ーラ１−９に含まれるＵ／Ｓフレーム転送情報格納レジ
スタ１−１２に設定され、またＵ／Ｓフレーム受信バッ
ファ群１−８に予め確保されている受信バッファ数は、
Ｕ／Ｓフレーム受信バッファ数格納レジスタ１−１３に
設定される。
【００１５】次いで、ＤＭＡコントローラ１−９が起動
され、連続した外部記憶領域１−２２上の複数のＩフレ
ーム・ディスクリプタ１−１、またはＵ／Ｓフレーム転
送情報を介して、受信されたフレームは各Ｉフレーム・
ディスクリプタ１−１またはＵ／Ｓフレーム転送情報に
より指定される外部記憶領域１−２２上のＩフレーム受
信バッファ群１−７に含まれる対応するＩフレーム受信
バッファに転送される。以下に、各ディスクリプタのチ
ェイニングにより連続してＤＭＡ転送を実行し、受信フ
レームを、そのフレーム種別によりディスクリプタまた
はＵ／Ｓフレーム転送情報により指定されるバッファ領
域に転送する場合の動作について説明する。
され、連続した外部記憶領域１−２２上の複数のＩフレ
ーム・ディスクリプタ１−１、またはＵ／Ｓフレーム転
送情報を介して、受信されたフレームは各Ｉフレーム・
ディスクリプタ１−１またはＵ／Ｓフレーム転送情報に
より指定される外部記憶領域１−２２上のＩフレーム受
信バッファ群１−７に含まれる対応するＩフレーム受信
バッファに転送される。以下に、各ディスクリプタのチ
ェイニングにより連続してＤＭＡ転送を実行し、受信フ
レームを、そのフレーム種別によりディスクリプタまた
はＵ／Ｓフレーム転送情報により指定されるバッファ領
域に転送する場合の動作について説明する。
【００１６】ホスト・システムにおいては、Ｉフレーム
に対応するＩフレーム・ディスクリプタ群１−６上にお
いて、最初に実行されるＩフレーム・ディスクリプタ１
−１の先頭アドレスが、Ｉフレーム・ディスクリプタ・
アドレス・レジスタ１−１０に設定され、ＤＭＡコント
ローラ１−９が起動される。ＤＭＡコントローラ１−９
により、Ｉフレーム・ディスクリプタ・アドレス・レジ
スタ１−１０における設定値が、ＤＭＡアドレス・レジ
スタ１−１６にロードされ、また、予め規定されている
ディスクリプタのサイズが、ＤＭＡサイズ・レジスタ１
−１７にロードされる。そしてＤＭＡコントローラ１−
９により、ＤＭＡアドレス・レジスタ１−１６に設定さ
れたアドレスから、ＤＭＡサイズ・レジスタ１−１７に
設定されたデータ数分だけＤＭＡ転送が開始される。こ
のＤＭＡ転送により、外部記憶領域１−２２上において
指定されたＩフレーム・ディスクリプタ１−１に含まれ
るコマンド領域１−２、アドレス領域１−３および転送
サイズ領域１−４がＤＭＡコントローラ１−９に読込ま
れて、Ｉフレーム・ディスクリプタ格納レジスタ１−１
１に対して転送される。
に対応するＩフレーム・ディスクリプタ群１−６上にお
いて、最初に実行されるＩフレーム・ディスクリプタ１
−１の先頭アドレスが、Ｉフレーム・ディスクリプタ・
アドレス・レジスタ１−１０に設定され、ＤＭＡコント
ローラ１−９が起動される。ＤＭＡコントローラ１−９
により、Ｉフレーム・ディスクリプタ・アドレス・レジ
スタ１−１０における設定値が、ＤＭＡアドレス・レジ
スタ１−１６にロードされ、また、予め規定されている
ディスクリプタのサイズが、ＤＭＡサイズ・レジスタ１
−１７にロードされる。そしてＤＭＡコントローラ１−
９により、ＤＭＡアドレス・レジスタ１−１６に設定さ
れたアドレスから、ＤＭＡサイズ・レジスタ１−１７に
設定されたデータ数分だけＤＭＡ転送が開始される。こ
のＤＭＡ転送により、外部記憶領域１−２２上において
指定されたＩフレーム・ディスクリプタ１−１に含まれ
るコマンド領域１−２、アドレス領域１−３および転送
サイズ領域１−４がＤＭＡコントローラ１−９に読込ま
れて、Ｉフレーム・ディスクリプタ格納レジスタ１−１
１に対して転送される。
【００１７】Ｉフレーム・ディスクリプタ格納レジスタ
１−１１に対してＩフレーム・ディスクリプタ１−１が
転送されてくると、フレームの受信が可能となる。これ
により、受信制御部１−１８においてフレーム受信が開
始されると、その受信データは順次受信データＦＩＦＯ
１−１９に格納される。この際に、ディスクリプタ選択
回路１−２１においては、受信されたフレームの種別が
判定される。ＨＤＬＣ手順により、例えば、ＣＣＩＴＴ
の勧告Ｘ．２５のデータ・リンク層（ＬＡＰ−Ｂ）であ
れば、受信フレームの先頭から２バイト目が制御フィー
ルドであり、ＬＳＢビットが０であれば１フレーム、１
であればＵフレームまたはＳフレームである。従って、
このＬＳＢビットをフレーム判定ビット１−２０と想定
して、この情報により、ディスクリプタ選択回路１−２
１においては、Ｉフレーム・ディスクリプタ格納レジス
タ１−１１またはＵ／Ｓフレーム転送情報格納レジスタ
１−１２の何れかの情報に従ってＤＭＡ転送を行うべき
か否かを判定する。即ち、受信フレームがＩフレームで
ある場合には、Ｉフレーム・ディスクリプタ格納レジス
タ１−１１の情報が、制御レジスタ１−１５、ＤＭＡア
ドレス・レジスタ１−１６およびＤＭＡサイズ・レジス
タ１−１７にそれぞれ転送され、逆に、受信フレームが
Ｕ／Ｓフレームである場合には、Ｕ／Ｓフレーム転送情
報格納レジスタ１−１２の情報が転送される。
１−１１に対してＩフレーム・ディスクリプタ１−１が
転送されてくると、フレームの受信が可能となる。これ
により、受信制御部１−１８においてフレーム受信が開
始されると、その受信データは順次受信データＦＩＦＯ
１−１９に格納される。この際に、ディスクリプタ選択
回路１−２１においては、受信されたフレームの種別が
判定される。ＨＤＬＣ手順により、例えば、ＣＣＩＴＴ
の勧告Ｘ．２５のデータ・リンク層（ＬＡＰ−Ｂ）であ
れば、受信フレームの先頭から２バイト目が制御フィー
ルドであり、ＬＳＢビットが０であれば１フレーム、１
であればＵフレームまたはＳフレームである。従って、
このＬＳＢビットをフレーム判定ビット１−２０と想定
して、この情報により、ディスクリプタ選択回路１−２
１においては、Ｉフレーム・ディスクリプタ格納レジス
タ１−１１またはＵ／Ｓフレーム転送情報格納レジスタ
１−１２の何れかの情報に従ってＤＭＡ転送を行うべき
か否かを判定する。即ち、受信フレームがＩフレームで
ある場合には、Ｉフレーム・ディスクリプタ格納レジス
タ１−１１の情報が、制御レジスタ１−１５、ＤＭＡア
ドレス・レジスタ１−１６およびＤＭＡサイズ・レジス
タ１−１７にそれぞれ転送され、逆に、受信フレームが
Ｕ／Ｓフレームである場合には、Ｕ／Ｓフレーム転送情
報格納レジスタ１−１２の情報が転送される。
【００１８】これらの情報の何れかが制御レジスタ１−
１５、ＤＭＡアドレス・レジスタ１−１６およびＤＭＡ
サイズ・レジスタ１−１７に転送されると、次いで２回
目のＤＭＡ転送として、受信フレームが外部記憶領域１
−２２上のバッファ領域にＤＭＡ転送される。そして、
ＤＭＡコントローラ１−９により、制御レジスタ１−１
５、ＤＭＡアドレス・レジスタ１−１６およびＤＭＡサ
イズ・レジスタ１−１７により指定されるバッファ領域
に対するＤＭＡ転送が開始される。
１５、ＤＭＡアドレス・レジスタ１−１６およびＤＭＡ
サイズ・レジスタ１−１７に転送されると、次いで２回
目のＤＭＡ転送として、受信フレームが外部記憶領域１
−２２上のバッファ領域にＤＭＡ転送される。そして、
ＤＭＡコントローラ１−９により、制御レジスタ１−１
５、ＤＭＡアドレス・レジスタ１−１６およびＤＭＡサ
イズ・レジスタ１−１７により指定されるバッファ領域
に対するＤＭＡ転送が開始される。
【００１９】このようにして、ＤＭＡサイズ・レジスタ
１−１７に設定された数だけのＤＭＡ転送が終了する
か、または受信フレームの最終データの転送が終了する
と、Ｉフレーム受信である場合には、３回目のＤＭＡ転
送として、２回目のＤＭＡ転送に関する実行結果のステ
ータスおよび転送サイズ数が、ディスクリプタのステー
タス領域１−５にＤＭＡ転送を介して書き戻される。ま
た、Ｕ／Ｓフレームの場合には、Ｕ／Ｓフレーム受信バ
ッファ・カウンタ１−１４により、予めＵ／Ｓフレーム
受信バッファ数格納レジスタ１−１３に設定されている
バッファ数がディクリメントされる。
１−１７に設定された数だけのＤＭＡ転送が終了する
か、または受信フレームの最終データの転送が終了する
と、Ｉフレーム受信である場合には、３回目のＤＭＡ転
送として、２回目のＤＭＡ転送に関する実行結果のステ
ータスおよび転送サイズ数が、ディスクリプタのステー
タス領域１−５にＤＭＡ転送を介して書き戻される。ま
た、Ｕ／Ｓフレームの場合には、Ｕ／Ｓフレーム受信バ
ッファ・カウンタ１−１４により、予めＵ／Ｓフレーム
受信バッファ数格納レジスタ１−１３に設定されている
バッファ数がディクリメントされる。
【００２０】上述した３回または２回のＤＭＡ転送によ
り、一つのＩフレームまたはＵ／Ｓフレームのバッファ
領域に対する転送が完了する。この後においては、空き
となったＩフレーム・ディスクリプタ格納レジスタ１−
１１に、チェイリングされている次のＩフレーム・ディ
スクリプタ１−１を再度読込むことにより、次に受信フ
レームを転送することが可能となる。
り、一つのＩフレームまたはＵ／Ｓフレームのバッファ
領域に対する転送が完了する。この後においては、空き
となったＩフレーム・ディスクリプタ格納レジスタ１−
１１に、チェイリングされている次のＩフレーム・ディ
スクリプタ１−１を再度読込むことにより、次に受信フ
レームを転送することが可能となる。
【００２１】上述したように、ＤＭＡコントローラ１−
９においては、受信されたフレームの種別を判定するこ
とにより、予め読込まれていたＩフレーム・ディスクリ
プタまたはＵ／Ｓフレーム転送情報の内の何れかを選択
することが可能である。このため、バッファ・チェイニ
ングにより、複数バッファ領域に対して転送することに
よるデータ転送間隔に影響されることなく、Ｉフレーム
のように長いフレームを、受信制御部１−１８から当該
受信データを一つのバッファ領域に転送することが可能
となり、受信制御部１−１８における受信オーバーラン
を防止することができるとともに、外部記憶領域１−２
２を有効に活用することができる。また、Ｕフレームま
たはＳフレームのように短かい固定長のフレームを、当
該フレーム専用の小さいバッファに転送することによ
り、外部記憶領域１−２２の使用効率を向上させること
も可能である。従って、また、相手局におけるフレーム
の再送回数が減少することにより、ホスト・システムの
オーバーヘッドが低減されるとともに、回線効率および
システム効率も改善される。
９においては、受信されたフレームの種別を判定するこ
とにより、予め読込まれていたＩフレーム・ディスクリ
プタまたはＵ／Ｓフレーム転送情報の内の何れかを選択
することが可能である。このため、バッファ・チェイニ
ングにより、複数バッファ領域に対して転送することに
よるデータ転送間隔に影響されることなく、Ｉフレーム
のように長いフレームを、受信制御部１−１８から当該
受信データを一つのバッファ領域に転送することが可能
となり、受信制御部１−１８における受信オーバーラン
を防止することができるとともに、外部記憶領域１−２
２を有効に活用することができる。また、Ｕフレームま
たはＳフレームのように短かい固定長のフレームを、当
該フレーム専用の小さいバッファに転送することによ
り、外部記憶領域１−２２の使用効率を向上させること
も可能である。従って、また、相手局におけるフレーム
の再送回数が減少することにより、ホスト・システムの
オーバーヘッドが低減されるとともに、回線効率および
システム効率も改善される。
【００２２】
【発明の効果】以上説明したように、本発明は、固定長
または可変長のフレームを受信して、ディスクリプタで
指定されるバッファ領域に転送する場合に、当該受信フ
レームの種別により転送されるバッファ領域を選択する
ことにより、外部記憶領域の利用効率を向上させること
ができるという効果があり、また、バッファ領域のデー
タを受信制御部との間においてＤＭＡ転送する際に、複
数のディスクリプタのチェイニングによるＤＭＡ転送の
実行間隔を無視することができるため、高速の通信シス
テムにおいても、受信制御部における受信オーバーラン
を防止することが可能であり、これにより、相手局にお
けるフレームの再送等により、ホスト・システムにおい
てディスクリプタを再設定するオーバーヘッドが低減さ
れるとともに、通信回線効率および通信システム効率を
向上させることができるという効果ががる。
または可変長のフレームを受信して、ディスクリプタで
指定されるバッファ領域に転送する場合に、当該受信フ
レームの種別により転送されるバッファ領域を選択する
ことにより、外部記憶領域の利用効率を向上させること
ができるという効果があり、また、バッファ領域のデー
タを受信制御部との間においてＤＭＡ転送する際に、複
数のディスクリプタのチェイニングによるＤＭＡ転送の
実行間隔を無視することができるため、高速の通信シス
テムにおいても、受信制御部における受信オーバーラン
を防止することが可能であり、これにより、相手局にお
けるフレームの再送等により、ホスト・システムにおい
てディスクリプタを再設定するオーバーヘッドが低減さ
れるとともに、通信回線効率および通信システム効率を
向上させることができるという効果ががる。
【図１】本発明の一実施例を示すシステム構成図であ
る。
る。
【図２】従来例を示すシステム構成図である。
１−１ Ｉフレーム・ディスクリプタ １−２、２−２ コマンド領域 １−３、２−３ アドレス領域 １−４、２−４ 転送サイズ領域 １−５、２−５ ステータス領域 １−６ Ｉフレーム・ディスクリプタ群 １−７ Ｉフレーム受信バッファ群 １−８ Ｕ／Ｓフレーム受信バッファ群 １−９、２−６ ＤＭＡコントローラ １−１０ Ｉフレーム・ディスクリプタ・アドレス・
レジスタ １−１１ Ｉフレーム・ディスクリプタ格納レジスタ １−１２ Ｕ／Ｓフレーム転送情報格納レジスタ １−１３ Ｕ／Ｓフレーム受信バッファ数格納レジス
タ １−１４ Ｕ／Ｓフレーム受信バッファ数カウンタ １−１５、２−８ 制御レジスタ １−１６、２−９ ＤＭＡアドレス・レジスタ １−１７、２−１０ ＤＭＡサイズ・レジスタ １−１８、２−１２ 受信制御部 １−１９、２−１３ 受信データＦＩＦＯ １−２０ フレーム判定ビット １−２１ ディスクリプタ選択回路 １−２２、２−１１ 外部記憶領域 ２−７ ディスクリプタ・アドレス・レジスタ
レジスタ １−１１ Ｉフレーム・ディスクリプタ格納レジスタ １−１２ Ｕ／Ｓフレーム転送情報格納レジスタ １−１３ Ｕ／Ｓフレーム受信バッファ数格納レジス
タ １−１４ Ｕ／Ｓフレーム受信バッファ数カウンタ １−１５、２−８ 制御レジスタ １−１６、２−９ ＤＭＡアドレス・レジスタ １−１７、２−１０ ＤＭＡサイズ・レジスタ １−１８、２−１２ 受信制御部 １−１９、２−１３ 受信データＦＩＦＯ １−２０ フレーム判定ビット １−２１ ディスクリプタ選択回路 １−２２、２−１１ 外部記憶領域 ２−７ ディスクリプタ・アドレス・レジスタ
Claims (1)
- 【請求項１】 所定の外部記憶領域上に予め連続して設
定されている複数のディスクリプタに格納されている制
御情報に従って、受信フレームをＤＭＡコントローラに
よりＤＭＡ転送する受信制御方式において、 前記複数のディスクリプタの内の第１番目のディスクリ
プタを指定するアドレスを格納する第１の記憶手段と、 前記複数のディスクリプタに格納されている制御情報を
格納する第２の記憶手段と、 前記受信フレームをＤＭＡ転送するための制御情報を格
納する第３の記憶手段と、 前記受信フレームに含まれる特定の受信フレームを格納
の対象とする、前記外部記憶領域上のバッファ数を格納
する第４の記憶手段と、 前記特定の受信フレームのＤＭＡ転送が行われる度に、
当該ＤＭＡ転送回数を格納する第５の記憶手段と、 前記特定の受信フレームのＤＭＡ転送回数をカウントす
る計数手段と、 ＤＭＡ転送の対象とする受信フレームの種別に応じて、
前記第２の記憶手段および前記第３の記憶手段の内の何
れか一方の記憶手段を選択する手段と、 を前記ＤＭＡコントローラに備え、前記第２および第３
の記憶手段に格納される制御情報の内の何れか一方の制
御情報により指定される前記外部記憶領域上の個々のバ
ッファ領域に対して、当該受信フレームを識別してＤＭ
Ａ転送することを特徴とする受信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064458A JPH05276221A (ja) | 1992-03-23 | 1992-03-23 | 受信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064458A JPH05276221A (ja) | 1992-03-23 | 1992-03-23 | 受信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276221A true JPH05276221A (ja) | 1993-10-22 |
Family
ID=13258821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064458A Withdrawn JPH05276221A (ja) | 1992-03-23 | 1992-03-23 | 受信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05276221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7185122B2 (en) | 2003-01-27 | 2007-02-27 | Yamaha Corporation | Device and method for controlling data transfer |
-
1992
- 1992-03-23 JP JP4064458A patent/JPH05276221A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7185122B2 (en) | 2003-01-27 | 2007-02-27 | Yamaha Corporation | Device and method for controlling data transfer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |