JPH04177445A - ディスクリプタ制御方式 - Google Patents
ディスクリプタ制御方式Info
- Publication number
- JPH04177445A JPH04177445A JP2303448A JP30344890A JPH04177445A JP H04177445 A JPH04177445 A JP H04177445A JP 2303448 A JP2303448 A JP 2303448A JP 30344890 A JP30344890 A JP 30344890A JP H04177445 A JPH04177445 A JP H04177445A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- descriptor
- transfer
- area
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 10
- 230000003139 buffering effect Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract description 34
- 235000014676 Phragmites communis Nutrition 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 2
- 102100036065 Protein pitchfork Human genes 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディスクリプタ制御方式に関し、特にＤＭＡコ
ントローラの制御のディスクリプタ制御方式に関する。
ントローラの制御のディスクリプタ制御方式に関する。
従来、ＤＭＡコントローラにより、連続して外部記憶領
域上のバッファ領域をアクセスする場合、ホスト・シス
テムがリアルタイムにＤＭＡコントローラを制御するこ
とによるシステム効率の低下を防ぐため、以下に説明す
るディスクリプタ制御方式によるＤＭＡコントローラの
制御方法が提案されている。
域上のバッファ領域をアクセスする場合、ホスト・シス
テムがリアルタイムにＤＭＡコントローラを制御するこ
とによるシステム効率の低下を防ぐため、以下に説明す
るディスクリプタ制御方式によるＤＭＡコントローラの
制御方法が提案されている。
たとえば、通信システムにおいて連続してデータ送信を
行う場合、複数のバッファ領域に格納されている送信デ
ータを連続して送信制御部にＤＭＡ転送する。ホスト・
システムは、第３図に示すように所定のディスクリプタ
・フォーマットに従って、あらかじめ外部記憶領域３−
１１上に複数のディスクリプタの情報を連続した領域に
設定する。それぞれのディスクリプタ３−１のフォーマ
ットは、第３図に示すように、ＤＭＡコントローラー３
−６に対する制御情報を格納するコマンド領域３−２、
転送データが格納されているバッファ領域の先頭アドレ
スを示すアドレス領域３−３、転送データ数を格納する
転送サイズ領域３−４およびＤＭＡ転送の実行結果を格
納するステータス領域３−５を含んでいる。
行う場合、複数のバッファ領域に格納されている送信デ
ータを連続して送信制御部にＤＭＡ転送する。ホスト・
システムは、第３図に示すように所定のディスクリプタ
・フォーマットに従って、あらかじめ外部記憶領域３−
１１上に複数のディスクリプタの情報を連続した領域に
設定する。それぞれのディスクリプタ３−１のフォーマ
ットは、第３図に示すように、ＤＭＡコントローラー３
−６に対する制御情報を格納するコマンド領域３−２、
転送データが格納されているバッファ領域の先頭アドレ
スを示すアドレス領域３−３、転送データ数を格納する
転送サイズ領域３−４およびＤＭＡ転送の実行結果を格
納するステータス領域３−５を含んでいる。
ホスト・システムは、最初に実行するディスクリプタ３
−１の先頭アドレスを、ディスクリプタ・アドレス・レ
ジスタ３−７に設定し、ＤＡＭコントローラ３−６を起
動する。ＤＭＡコントローラ３−６は、ディスクリプタ
・アドレス・レジスタ３−７の設定値をＤＭＡアドレス
・レジスタ３−９に、あらかじめ規定されたディスクリ
プタ３−１のサイズをＤＭＡサイズ・レジスタ３−１０
にそれぞれロードする。ＤＭＡコントローラ３−６は、
ＤＭＡアドレス・レジスタ３−９に設定されたアドレス
から、ＤＭＡサイズ・レジスタ３−１０に設定されたデ
ータ数だけＤＭＡ転送を開始する。この１回目のＤＭＡ
転送により、外部記憶領域上の指定されたディスクリプ
タ３−１のコマンド領域３−２、アドレス領域３−３、
転送サイズ領域３−４がＤＭＡコントローラ３−６に読
み込まれる。ＤＭＡコントローラ３−６は、読み込んだ
コマンド領域の情報を制御レジスタ３−８、アドレス領
域３−３の情報をＤＭＡアドレス・レジスタ３−９、転
送サイズ領域３−４の情報をＤＭＡサイズ・レジスタ３
−１０に設定し、再びＤＭＡ転送を開始する。この２回
目のＤＭＡ転送により、ディスクリプタ３−１で指定さ
れた外部記憶領域上のバッファ領域に格納された送信デ
ータの送信制御部への転送が行われる。
−１の先頭アドレスを、ディスクリプタ・アドレス・レ
ジスタ３−７に設定し、ＤＡＭコントローラ３−６を起
動する。ＤＭＡコントローラ３−６は、ディスクリプタ
・アドレス・レジスタ３−７の設定値をＤＭＡアドレス
・レジスタ３−９に、あらかじめ規定されたディスクリ
プタ３−１のサイズをＤＭＡサイズ・レジスタ３−１０
にそれぞれロードする。ＤＭＡコントローラ３−６は、
ＤＭＡアドレス・レジスタ３−９に設定されたアドレス
から、ＤＭＡサイズ・レジスタ３−１０に設定されたデ
ータ数だけＤＭＡ転送を開始する。この１回目のＤＭＡ
転送により、外部記憶領域上の指定されたディスクリプ
タ３−１のコマンド領域３−２、アドレス領域３−３、
転送サイズ領域３−４がＤＭＡコントローラ３−６に読
み込まれる。ＤＭＡコントローラ３−６は、読み込んだ
コマンド領域の情報を制御レジスタ３−８、アドレス領
域３−３の情報をＤＭＡアドレス・レジスタ３−９、転
送サイズ領域３−４の情報をＤＭＡサイズ・レジスタ３
−１０に設定し、再びＤＭＡ転送を開始する。この２回
目のＤＭＡ転送により、ディスクリプタ３−１で指定さ
れた外部記憶領域上のバッファ領域に格納された送信デ
ータの送信制御部への転送が行われる。
２回目のＤ Ｍ Ａ、転送によって送信データの転送が
終了すると、３回目のＤＭＡ転送として、ＤＭＡコント
ラーラ３−６は２回目のＤＭＡ転送で実際に転送したデ
ータ数を転送サイズ領域３−４に、才な実行結果に関す
る情報をステータス領域３−５にＤＭＡ転送する。上述
した３回のＤＭＡ転送による一連の動作により１回のバ
ッファ領域のデータ転送が完了する。
終了すると、３回目のＤＭＡ転送として、ＤＭＡコント
ラーラ３−６は２回目のＤＭＡ転送で実際に転送したデ
ータ数を転送サイズ領域３−４に、才な実行結果に関す
る情報をステータス領域３−５にＤＭＡ転送する。上述
した３回のＤＭＡ転送による一連の動作により１回のバ
ッファ領域のデータ転送が完了する。
制御レジスタ３−８に格納された制御情報により、更に
ディスクリプタ３−１によるＤＭＡ転送のチエイニング
が指定されていれば、ＤＭＡコントローラ３−６は、デ
ィスクリプタ３−１に続くアドレスをＤＭＡアドレス・
レジスタ３−９に設定し、ディスクリプタ３−１に続く
アドレスに格納されているディスクリプタ情報を読み出
す。更にこの情報に従い、指定されるバッファ領域のデ
ータ転送を行うためＤＭＡ転送を開始する。このように
して、ＤＭＡ転送のチエイニングは、ディスクリプタ３
−１のコマンド領域で指定されたＤＭＡコントローラ３
−６の制御情報により、チエイニングの終了を指示され
るまで連続して実行される。
ディスクリプタ３−１によるＤＭＡ転送のチエイニング
が指定されていれば、ＤＭＡコントローラ３−６は、デ
ィスクリプタ３−１に続くアドレスをＤＭＡアドレス・
レジスタ３−９に設定し、ディスクリプタ３−１に続く
アドレスに格納されているディスクリプタ情報を読み出
す。更にこの情報に従い、指定されるバッファ領域のデ
ータ転送を行うためＤＭＡ転送を開始する。このように
して、ＤＭＡ転送のチエイニングは、ディスクリプタ３
−１のコマンド領域で指定されたＤＭＡコントローラ３
−６の制御情報により、チエイニングの終了を指示され
るまで連続して実行される。
上述した従来のディスクリプタ制御方式においては、Ｄ
ＭＡコントローラは、各ディスクリプタに対する３回目
のＤＭＡ転送を終了してから、次のディスクリプタへの
アクセスを開始する。一つの送信フレームが複数のバッ
ファ領域に格納されるデータから構成される場合、複数
のディスクリプタのチエイニングにより、送信制御部に
各バッファ領域の送信データがＤＭＡ転送される。この
時、各バッファ領域の転送は、前のディスクリプタの３
回目のＤＡＭ転送終了後に開始され、そのディスクリプ
タの１回目のＤＭＡ転送により、ディスクリプタの情報
がＤＭＡコントローラに読み込Ｊれな後に実行される。
ＭＡコントローラは、各ディスクリプタに対する３回目
のＤＭＡ転送を終了してから、次のディスクリプタへの
アクセスを開始する。一つの送信フレームが複数のバッ
ファ領域に格納されるデータから構成される場合、複数
のディスクリプタのチエイニングにより、送信制御部に
各バッファ領域の送信データがＤＭＡ転送される。この
時、各バッファ領域の転送は、前のディスクリプタの３
回目のＤＡＭ転送終了後に開始され、そのディスクリプ
タの１回目のＤＭＡ転送により、ディスクリプタの情報
がＤＭＡコントローラに読み込Ｊれな後に実行される。
従って、各バッファ領域のＤＭＡ転送の間に２回のディ
スクリプタへのＤＭＡ転送が介在する。
スクリプタへのＤＭＡ転送が介在する。
このため、各バッファ領域の送信データを送信制御部に
転送する時間間隔が大きく、送信アンダーランを発生し
やすくなる。従って、再送信処理によるホスト・システ
ムのオーバーヘッドが大きくなり、また回線側のスルー
プットが低下する等、システム全体の実効効率が低下す
るという欠点がある。
転送する時間間隔が大きく、送信アンダーランを発生し
やすくなる。従って、再送信処理によるホスト・システ
ムのオーバーヘッドが大きくなり、また回線側のスルー
プットが低下する等、システム全体の実効効率が低下す
るという欠点がある。
〔課題を解決するための手段〕
本発明のディスクリプタ制御方式は、外部記憶領域上に
、予め連続して設定される複数のディスクリプタに従っ
てＤＭＡ転送を行うデータ転送装置において、前記ディ
スクリプタの開始アドレスを格納する第１の記憶手段と
、前記ディスクリプタに格納されている、ＤＭＡ転送に
対する制御情報を格納する複数の第２の記憶手段と、前
記制御情報を、予め前記データ転送装置にバッファリン
グする手段と、前記バッファリング手段を介して、前記
制御情報により指定される複数のデータ領域に対して、
連続してＤＭＡ転送を行う手段とを備えて構成される。
、予め連続して設定される複数のディスクリプタに従っ
てＤＭＡ転送を行うデータ転送装置において、前記ディ
スクリプタの開始アドレスを格納する第１の記憶手段と
、前記ディスクリプタに格納されている、ＤＭＡ転送に
対する制御情報を格納する複数の第２の記憶手段と、前
記制御情報を、予め前記データ転送装置にバッファリン
グする手段と、前記バッファリング手段を介して、前記
制御情報により指定される複数のデータ領域に対して、
連続してＤＭＡ転送を行う手段とを備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のシステム構成を示すブ
ロック図である。第１図において、外部記憶領域１−１
７に設定されているディスクリプタ１−１は、コマンド
領域１−２、アドレス領域１−３、転送サイズ領域１−
４、およびステータス領域１−５を含んでいる。また、
コマンド領域１−２に含まれるＥＯＦビット１−６は、
そのディスクリプタで指定されるバッファ領域内のデー
タが、送信フレームの最後の送信データであるが否かを
指定する。すなわち、ＥＯＦビット１−６がインアクテ
ィブであれば、そのディスクリプタで指定されるバッフ
ァ領域は、送信フレームの途中のデータで゛あることを
示し、アクティブであれば、バッファ領域が送信フレー
ムの最後のデータであることを示す。
ロック図である。第１図において、外部記憶領域１−１
７に設定されているディスクリプタ１−１は、コマンド
領域１−２、アドレス領域１−３、転送サイズ領域１−
４、およびステータス領域１−５を含んでいる。また、
コマンド領域１−２に含まれるＥＯＦビット１−６は、
そのディスクリプタで指定されるバッファ領域内のデー
タが、送信フレームの最後の送信データであるが否かを
指定する。すなわち、ＥＯＦビット１−６がインアクテ
ィブであれば、そのディスクリプタで指定されるバッフ
ァ領域は、送信フレームの途中のデータで゛あることを
示し、アクティブであれば、バッファ領域が送信フレー
ムの最後のデータであることを示す。
上述したディスクリプタで制御されるＤＭＡコントロー
ラ１−７により、複数のバッファ領域に格納された送信
データをマージして、一つのフレームとして送信する場
合、ホスト・システムは、まず各ディスクリプタのＥＯ
Ｆビット１−６を、最後の送信データを指定するディス
クリプタを除き、すべてインアクティブに設定する。こ
の後、ＤＭＡコントローラ１−７を起動し、連続した外
部記憶領域１−１７上の複数のディスクリプタにより、
各ディスクリプタが指定する、外部記憶領域１−１７上
の各バッファ領域の転送を開始する。各ディスクリプタ
のチエイニングにより連続してＤＭＡ転送を実行し、転
送データを一つのフレームとして送信する場合の動作に
ついて以下に説明する。
ラ１−７により、複数のバッファ領域に格納された送信
データをマージして、一つのフレームとして送信する場
合、ホスト・システムは、まず各ディスクリプタのＥＯ
Ｆビット１−６を、最後の送信データを指定するディス
クリプタを除き、すべてインアクティブに設定する。こ
の後、ＤＭＡコントローラ１−７を起動し、連続した外
部記憶領域１−１７上の複数のディスクリプタにより、
各ディスクリプタが指定する、外部記憶領域１−１７上
の各バッファ領域の転送を開始する。各ディスクリプタ
のチエイニングにより連続してＤＭＡ転送を実行し、転
送データを一つのフレームとして送信する場合の動作に
ついて以下に説明する。
ホスト・システムは、最初に実行するディスクリプタの
先頭アドレスをディスクリプタ・アドレス・レジスタ１
−８に設定し、ＤＭＡコントローラ１−７を起動する。
先頭アドレスをディスクリプタ・アドレス・レジスタ１
−８に設定し、ＤＭＡコントローラ１−７を起動する。
ＤＭＡコントローラ１−７は、ディスクリプタ・アドレ
ス・レジスタ１−８の設定値をＤＭＡアドレス・レジス
タ１−１０に、あらかじめ規定されたディスクリプタの
サイズをＤＭＡサイズ・レジスタ１−１１に、それぞれ
ロードする。ＤＭＡコントローラ１−７は、ＤＭＡアド
レス・レジスタ１−１０に設定されたアドレスから、Ｄ
ＭＡサイズ・レジスタ１−１１に設定されたデータ数だ
けＤＭＡ転送を開始する。
ス・レジスタ１−８の設定値をＤＭＡアドレス・レジス
タ１−１０に、あらかじめ規定されたディスクリプタの
サイズをＤＭＡサイズ・レジスタ１−１１に、それぞれ
ロードする。ＤＭＡコントローラ１−７は、ＤＭＡアド
レス・レジスタ１−１０に設定されたアドレスから、Ｄ
ＭＡサイズ・レジスタ１−１１に設定されたデータ数だ
けＤＭＡ転送を開始する。
このＤＭＡ転送により、外部記憶領域１−１７上の指定
されたディスクリプタ１−１のコマンド領域１−２、ア
ドレス領域１−３、および転送サイズ領域１−４が、そ
れぞれＤＭＡコントローラ１−７に読み込まれる。ＤＭ
Ａコントローラ１−７は、読み込んだコマンド領域１−
２の情報を制御ＦＩＦＯＩ−１２に、アドレス領域１−
３の情報をＤＭＡ７）’ＩｚスＦ Ｉ ＦＯｌ−１３に
、転送サイズ領域１−４の情報をＤＭＡｔイズＦ Ｉ
ＦＯＯ−１４に、それぞれ格納する。一つのディスクリ
プタの情報をＤＭＡコントローラ１−７に転送すると、
ＥＯＦ検出回路１−１６は、制御ＦＩＦ○１−１２に格
納されているＥＯＦビットにより、次に行うＤＭＡ転送
を指定する。すなわち、ＥＯＦビットがインアクティブ
であれば、そのディスクリプタで指定されるバッファ領
域に続くバッファ領域のデータが同一フレームで送信さ
れると判断し、次のディスクリプタの情報を外部記憶領
域１−１７上から新たに読み出し、ディスクリプタ内の
各領域を、制御ＰＩＦＯＩ−１２、ＤＭＡアドレスＦＩ
ＦＯＩ−１３、およびＤＭＡサイズＦＩＦ○１−１４に
転送する。
されたディスクリプタ１−１のコマンド領域１−２、ア
ドレス領域１−３、および転送サイズ領域１−４が、そ
れぞれＤＭＡコントローラ１−７に読み込まれる。ＤＭ
Ａコントローラ１−７は、読み込んだコマンド領域１−
２の情報を制御ＦＩＦＯＩ−１２に、アドレス領域１−
３の情報をＤＭＡ７）’ＩｚスＦ Ｉ ＦＯｌ−１３に
、転送サイズ領域１−４の情報をＤＭＡｔイズＦ Ｉ
ＦＯＯ−１４に、それぞれ格納する。一つのディスクリ
プタの情報をＤＭＡコントローラ１−７に転送すると、
ＥＯＦ検出回路１−１６は、制御ＦＩＦ○１−１２に格
納されているＥＯＦビットにより、次に行うＤＭＡ転送
を指定する。すなわち、ＥＯＦビットがインアクティブ
であれば、そのディスクリプタで指定されるバッファ領
域に続くバッファ領域のデータが同一フレームで送信さ
れると判断し、次のディスクリプタの情報を外部記憶領
域１−１７上から新たに読み出し、ディスクリプタ内の
各領域を、制御ＰＩＦＯＩ−１２、ＤＭＡアドレスＦＩ
ＦＯＩ−１３、およびＤＭＡサイズＦＩＦ○１−１４に
転送する。
また、ＥＯＦビットがアクティブであれば、そのディス
クリプタで指定されるバッファ領域が送信フレームの最
後のデータであると判断し、ディスクリプタ情報のＤＭ
Ａコントローラ１−７への転送を終了する。
クリプタで指定されるバッファ領域が送信フレームの最
後のデータであると判断し、ディスクリプタ情報のＤＭ
Ａコントローラ１−７への転送を終了する。
ディスクリプタ情報の読み出しが終わると、次にバッフ
ァ領域のデータを送信制御部にＤＭＡ転送する。ＤＭＡ
コントローラ１−７は、制御ＦＩＦ○１−１２、ＤＭＡ
アドレスＦＩＦ○１−１３、およびＤＭＡサイズＦＩＦ
○１−１４に格納されている先頭のデータを、制御レジ
スタ１−９、ＤＭＡアドレス・レジスタ１−１０、およ
びＤＭＡサイズ・レジスタ１−１１にそれぞれロードし
、バッファ領域のＤＭＡ転送を開始する。
ァ領域のデータを送信制御部にＤＭＡ転送する。ＤＭＡ
コントローラ１−７は、制御ＦＩＦ○１−１２、ＤＭＡ
アドレスＦＩＦ○１−１３、およびＤＭＡサイズＦＩＦ
○１−１４に格納されている先頭のデータを、制御レジ
スタ１−９、ＤＭＡアドレス・レジスタ１−１０、およ
びＤＭＡサイズ・レジスタ１−１１にそれぞれロードし
、バッファ領域のＤＭＡ転送を開始する。
ＤＭＡサイズ・レジスタ１−１１に設定された数だけの
ＤＭＡ転送を終了すると、ＤＭＡ転送に関する実行結果
のステータスや転送サイズ数をディスクリプタ１−１に
は書き戻さず、ＤＭＡコントローラ１−７内のステータ
スＰＩＦＯＩ−１５に書き込む。これで一つのディスク
リプタに関するバッファ領域のデータ転送を終了する。
ＤＭＡ転送を終了すると、ＤＭＡ転送に関する実行結果
のステータスや転送サイズ数をディスクリプタ１−１に
は書き戻さず、ＤＭＡコントローラ１−７内のステータ
スＰＩＦＯＩ−１５に書き込む。これで一つのディスク
リプタに関するバッファ領域のデータ転送を終了する。
ＤＭＡコントローラ１−７は、制御ＰＩＦＯＩ−１２、
ＤＭＡアドレスＦＩＦ○１−１３、およびＤＭＡサイズ
ＰＩＦＯＩ−１４にデータが格納されている限り、順次
これを読み出してＤＭＡ転送を実行する。こうして、各
ＦＩＦＯ内にデータが無くなるまでバッファ領域のデー
タ転送を続け、各ＤＭＡ転送の実行ステータスは、送信
制御部からステータスＦＩＦ○１−１５に書き込まれる
。
ＤＭＡアドレスＦＩＦ○１−１３、およびＤＭＡサイズ
ＰＩＦＯＩ−１４にデータが格納されている限り、順次
これを読み出してＤＭＡ転送を実行する。こうして、各
ＦＩＦＯ内にデータが無くなるまでバッファ領域のデー
タ転送を続け、各ＤＭＡ転送の実行ステータスは、送信
制御部からステータスＦＩＦ○１−１５に書き込まれる
。
ＥＮＤビットがアクティブであるディスクリプタで指定
されるバッファ領域のＤＭＡ転送を終了すると、ＤＭＡ
コントローラ１−７は、ステータスＦＩＦＯＩ−１５に
格納されているステータス情報を、各ディスクリプタの
転送サイズ領域１−４およびステータス領域１−５にＤ
ＭＡ転送する。
されるバッファ領域のＤＭＡ転送を終了すると、ＤＭＡ
コントローラ１−７は、ステータスＦＩＦＯＩ−１５に
格納されているステータス情報を、各ディスクリプタの
転送サイズ領域１−４およびステータス領域１−５にＤ
ＭＡ転送する。
上述したように、ＤＭＡコントローラは、同一のフレー
ムを構成するバッファ領域を指定する複数のディスクリ
プタの情報を一括してＦＩＦＯに読み込み、その後、複
数のバッファ領域の送信データ転送を連続して実行する
ことが可能である。
ムを構成するバッファ領域を指定する複数のディスクリ
プタの情報を一括してＦＩＦＯに読み込み、その後、複
数のバッファ領域の送信データ転送を連続して実行する
ことが可能である。
このため、各バッファ領域の送信データ転送の間に、送
信データ以外のＤＭＡ転送が行われないので、送信制御
部に対して送信データを高速に転送することが可能とな
り、送信制御部での送信アンダーランを防ぐことができ
る。従って、送信フレームの再−送回数が減少し、ホス
ト・システムのオーバーヘッドが低減すると共に、回線
効率が向上する等、システム効率を向上させることが可
能である。
信データ以外のＤＭＡ転送が行われないので、送信制御
部に対して送信データを高速に転送することが可能とな
り、送信制御部での送信アンダーランを防ぐことができ
る。従って、送信フレームの再−送回数が減少し、ホス
ト・システムのオーバーヘッドが低減すると共に、回線
効率が向上する等、システム効率を向上させることが可
能である。
第２図は、本発明の第２の実施例のシステム構成を示す
ブロック図である。本実施例は、第１図におけるディス
クリプタ制御方式が、送信制御に関するものであったの
に対し、受信制御に関するディスクリプタ制御方式を示
す一構成例である。
ブロック図である。本実施例は、第１図におけるディス
クリプタ制御方式が、送信制御に関するものであったの
に対し、受信制御に関するディスクリプタ制御方式を示
す一構成例である。
第２図において、外部記憶領域２−１７に設定されてい
るディスクリプタ２−１は、コマンド領域２−２、アド
レス領域２−３、転送サイズ領域２−４、およびステー
タス領域２−５を含んでいる。また、ＥＯＦビット２−
６はステータス領域２−５に含績れ、そのディスクリプ
タで指定されるバッファ領域が受信フレームの最終デー
タを含むか否かを指定する。
るディスクリプタ２−１は、コマンド領域２−２、アド
レス領域２−３、転送サイズ領域２−４、およびステー
タス領域２−５を含んでいる。また、ＥＯＦビット２−
６はステータス領域２−５に含績れ、そのディスクリプ
タで指定されるバッファ領域が受信フレームの最終デー
タを含むか否かを指定する。
第１の実施例の場合と同様に、ホスト・システムは、最
初に実行するディスクリプタ２−９ｌの先頭アドレスを
ディスクリプタ・アドレス・レジスタ２−８に設定し、
ＤＭＡコントローラ２−７を起動する。ＤＭＡコントロ
ーラ２−７は、ディスクリプタ・アドレス・レジスタ２
−８の設定値をＤＭＡアドレス・レジスタ２−１０に、
あらかじめ規定されたディスクリプタのサイズをＤＭＡ
サイズ・レジスタ２−１１に、それぞれロードする。Ｄ
ＭＡコントローラ２−７は、ＤＭＡアドレス・レジスタ
２−１１に設定されたデータ数だけＤＭＡ転送を開始す
る。
初に実行するディスクリプタ２−９ｌの先頭アドレスを
ディスクリプタ・アドレス・レジスタ２−８に設定し、
ＤＭＡコントローラ２−７を起動する。ＤＭＡコントロ
ーラ２−７は、ディスクリプタ・アドレス・レジスタ２
−８の設定値をＤＭＡアドレス・レジスタ２−１０に、
あらかじめ規定されたディスクリプタのサイズをＤＭＡ
サイズ・レジスタ２−１１に、それぞれロードする。Ｄ
ＭＡコントローラ２−７は、ＤＭＡアドレス・レジスタ
２−１１に設定されたデータ数だけＤＭＡ転送を開始す
る。
このＤＭＡ転送により、外部記憶領域２−１７上の指定
されたディスクリプタ２−１のコマンド領域２−２、ア
ドレス領域２−３、および転送サイズ領域２−４が、Ｄ
ＭＡコントラーラ２−７に読み込まれる。ＤＭＡコント
ローラ２−７は、読み込んだコマンド領域２−２の情報
を、制御Ｆ Ｉ ＦＯ２−１２に、アドレス領域２−３
の情報をＤＭＡアドレスＦＩＦＯ２−１３に、転送サイ
ズ領域２−４の情報をＤＭＡサイズＦ Ｉ ＦＯ２−１
４に、それぞれ格納する。一つのディスクリプタの情報
がＤＭＡコントローラ２−７に転送されると、ＤＭＡコ
ントローラ２−７は、各ＦＩＦＯ２−１２，２−１３，
２−１４に空きが存在するかを調べる。もし空きがあれ
ば、次のディスクリプタの情報を外部記憶領域２−１７
上から新たに読み出し、ディスクリプタ内の各領域を、
制御ＦＩＦ○２−１２、ＤＭＡアドレスＦ Ｉ ＦＯ２
−１３、およびＤＭＡサイズＦＩＦＯ２−１４に転送す
る。このように、各ＦＩＦＯに空きがあり、またディス
クリプタが外部記憶領域２−１７に設定されている限り
、ＤＭＡコントローラ２−７は、ディスクリプタの情報
を読み込み続ける。
されたディスクリプタ２−１のコマンド領域２−２、ア
ドレス領域２−３、および転送サイズ領域２−４が、Ｄ
ＭＡコントラーラ２−７に読み込まれる。ＤＭＡコント
ローラ２−７は、読み込んだコマンド領域２−２の情報
を、制御Ｆ Ｉ ＦＯ２−１２に、アドレス領域２−３
の情報をＤＭＡアドレスＦＩＦＯ２−１３に、転送サイ
ズ領域２−４の情報をＤＭＡサイズＦ Ｉ ＦＯ２−１
４に、それぞれ格納する。一つのディスクリプタの情報
がＤＭＡコントローラ２−７に転送されると、ＤＭＡコ
ントローラ２−７は、各ＦＩＦＯ２−１２，２−１３，
２−１４に空きが存在するかを調べる。もし空きがあれ
ば、次のディスクリプタの情報を外部記憶領域２−１７
上から新たに読み出し、ディスクリプタ内の各領域を、
制御ＦＩＦ○２−１２、ＤＭＡアドレスＦ Ｉ ＦＯ２
−１３、およびＤＭＡサイズＦＩＦＯ２−１４に転送す
る。このように、各ＦＩＦＯに空きがあり、またディス
クリプタが外部記憶領域２−１７に設定されている限り
、ＤＭＡコントローラ２−７は、ディスクリプタの情報
を読み込み続ける。
ＤＭＡコントローラ２−７がディスクリプタ情報を読み
込み中、あるいは読み込み終了後に、受信制御部がフレ
ームの受信を開始すると、受信データを外部記憶領域２
−１７上のバッファ領域に転送する。そのためＤＭＡコ
ントローラ２−７がディスクリプタ情報を読み込み中で
あれば、現在転送中のディスクリプタ読み込み後に、デ
ィスクリプタ情報の各ＦＩＦＯへの読み込みを中断する
。次に、受信制御部のデータをバッファ領域にＤＭＡ転
送するため、ＤＭＡコントローラ２−７は、制御Ｆ Ｉ
ＦＯ２−１２、ＤＭＡアドレスＦＩＦＯ２−１３、お
よびＤＭＡ？イズＦＩＦＯ２−１４に格納されている先
頭のデータを、制御レジスタ２−９、ＤＭＡアドレス・
レジスタ２−１０、およびＤＭＡサイズ・レジスタ２−
１１にそれぞれロードし、バッファ領域へのＤＭＡ転送
を開始する。
込み中、あるいは読み込み終了後に、受信制御部がフレ
ームの受信を開始すると、受信データを外部記憶領域２
−１７上のバッファ領域に転送する。そのためＤＭＡコ
ントローラ２−７がディスクリプタ情報を読み込み中で
あれば、現在転送中のディスクリプタ読み込み後に、デ
ィスクリプタ情報の各ＦＩＦＯへの読み込みを中断する
。次に、受信制御部のデータをバッファ領域にＤＭＡ転
送するため、ＤＭＡコントローラ２−７は、制御Ｆ Ｉ
ＦＯ２−１２、ＤＭＡアドレスＦＩＦＯ２−１３、お
よびＤＭＡ？イズＦＩＦＯ２−１４に格納されている先
頭のデータを、制御レジスタ２−９、ＤＭＡアドレス・
レジスタ２−１０、およびＤＭＡサイズ・レジスタ２−
１１にそれぞれロードし、バッファ領域へのＤＭＡ転送
を開始する。
ＤＭＡサイズ・レジスタ２−１１に設定された数だけの
ＤＭＡ転送を終了すると、ＤＭＡ転送に関する実行結果
のステータスや転送データ数はディスクリプタ２−１に
は書き戻さず、ＤＭＡコントローラ２−７内のステータ
スＦＩＦ○２−１５に書き込まれる。これで一つのディ
スクリプタに関するバッファ領域へのデータ転送を終了
する。
ＤＭＡ転送を終了すると、ＤＭＡ転送に関する実行結果
のステータスや転送データ数はディスクリプタ２−１に
は書き戻さず、ＤＭＡコントローラ２−７内のステータ
スＦＩＦ○２−１５に書き込まれる。これで一つのディ
スクリプタに関するバッファ領域へのデータ転送を終了
する。
ＥＯＦ検出回路２−１６は、一つの受信フレームがバッ
ファ領域へすべて転送されたか否かを検出する。すなわ
ち、ステータスＦＩＦＯ２−１５内の各ステータス情報
のＥＯＦビットが、アクティブであれば受信フレームの
最後のデータを転送終了したと判断し、バッファ領域へ
のＤＭＡ転送を終了する。一方、ＥＯＦビットがインア
クティブであれば、受信フレームがまだ続くと判断し、
制御Ｆ Ｉ ＦＯ２−１２、ＤＭＡアドレスＦ工Ｆ０２
−１３、およびＤＭＡサイズＦＩＦＯ２−１４にデータ
が格納されている限り、これを読み出し、再度ＤＭＡ転
送を実行する。こうして、受信フレームの転送が終了す
るか、各ＦＩＦＯ内にデータが無くなるまで受信データ
転送を続け、各ＤＭＡ転送の実行ステータスを、受信制
御部からステータスＦＩＦＯ２−１５に書き込む。
ファ領域へすべて転送されたか否かを検出する。すなわ
ち、ステータスＦＩＦＯ２−１５内の各ステータス情報
のＥＯＦビットが、アクティブであれば受信フレームの
最後のデータを転送終了したと判断し、バッファ領域へ
のＤＭＡ転送を終了する。一方、ＥＯＦビットがインア
クティブであれば、受信フレームがまだ続くと判断し、
制御Ｆ Ｉ ＦＯ２−１２、ＤＭＡアドレスＦ工Ｆ０２
−１３、およびＤＭＡサイズＦＩＦＯ２−１４にデータ
が格納されている限り、これを読み出し、再度ＤＭＡ転
送を実行する。こうして、受信フレームの転送が終了す
るか、各ＦＩＦＯ内にデータが無くなるまで受信データ
転送を続け、各ＤＭＡ転送の実行ステータスを、受信制
御部からステータスＦＩＦＯ２−１５に書き込む。
ＥＮＤビットがアクティブであるステータス情報が検出
されると、ＤＭＡコントローラ２−７は、ステータスＦ
ＩＦＯ２−１５に格納されている実行ステータス情報を
、外部記憶領域２−１７上の各ディスクリプタの転送サ
イズ領域２−４およびステータス領域２−５に転送する
。このようにして、一つの受信フレームの外部記憶領域
２−１７への転送を終了する。
されると、ＤＭＡコントローラ２−７は、ステータスＦ
ＩＦＯ２−１５に格納されている実行ステータス情報を
、外部記憶領域２−１７上の各ディスクリプタの転送サ
イズ領域２−４およびステータス領域２−５に転送する
。このようにして、一つの受信フレームの外部記憶領域
２−１７への転送を終了する。
上述したように、ＤＭＡコントローラ２−７は、複数の
ディスクリプタの情報を一括してＦＩＦＯに読み込み、
その後、複数のバッファ領域への受信データ転送を連続
して実行することが可能である。第１の実施例と同様に
、各バッファ領域への受信データ転送の間に、受信デー
タ以外のＤＭＡ転送が行われないので、受信制御部から
、高速に受信データを転送することが可能なことは明か
である。
ディスクリプタの情報を一括してＦＩＦＯに読み込み、
その後、複数のバッファ領域への受信データ転送を連続
して実行することが可能である。第１の実施例と同様に
、各バッファ領域への受信データ転送の間に、受信デー
タ以外のＤＭＡ転送が行われないので、受信制御部から
、高速に受信データを転送することが可能なことは明か
である。
以上説明したように、本発明によれば、複数のバッファ
領域を指定する複数のディスクリプタの情報を一括して
ＦＩＦＯに読み込み、その後、複数のバッファ領域のデ
ータ転送を連続して実行することが可能となる。このな
め、各バッファ領域のデータを送信制御部あるいは受信
制御部との間でＤＭＡ転送する時に、送信データ、受信
データ以外のＤＭＡ転送が行われないので、送信制御部
、受信制御部に対してデータを高速に転送することが可
能となり、送信制御部での送信アンダーラン、受信制御
部での受信オーバーランを防ぐことができる。従って、
送受信フレームの再送等によるホスト・システムのディ
スクリプタ再設定のオーバーヘッドが低減するとともに
、通信回線効率を改善し、システム効率を向上させるこ
とができるという効果がある。
領域を指定する複数のディスクリプタの情報を一括して
ＦＩＦＯに読み込み、その後、複数のバッファ領域のデ
ータ転送を連続して実行することが可能となる。このな
め、各バッファ領域のデータを送信制御部あるいは受信
制御部との間でＤＭＡ転送する時に、送信データ、受信
データ以外のＤＭＡ転送が行われないので、送信制御部
、受信制御部に対してデータを高速に転送することが可
能となり、送信制御部での送信アンダーラン、受信制御
部での受信オーバーランを防ぐことができる。従って、
送受信フレームの再送等によるホスト・システムのディ
スクリプタ再設定のオーバーヘッドが低減するとともに
、通信回線効率を改善し、システム効率を向上させるこ
とができるという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例のシステム構成を示すブロック図、第３図は
従来例のシステムを示すブロック図である。 図において、１−１．２−１．３−１・・・ディスクリ
プタ、１−２．２−２．３−２・・・コマンド頭載、１
−３．２−３．３−３・・・アドレス領域、１−４．２
−４．３−４・・・転送サイズ領域、１−５．２−５．
３−４・・・ステータス領域、１−６゜２−６−Ｅ Ｏ
Ｆビット、１−７．２−７．３−６・・・ＤＭＡコント
ローラ、１−８．２−８．３−７・・・ディスクリプタ
・アドレス・レジスタ、１−９．２−９．３−８・・・
制御レジスタ、１−１０゜２−１０．３−９・・・ＤＭ
Ａアドレス・レジスタ、１−１１．２−１１．３−１０
・・・ＤＭＡサイズ・レジスタ、１−１２．２−１２・
・・制御ＦＩＦＯ１１−１３，２−１３・・・ＤＭＡア
ドレスＦＩＦＯ１１−１４，２−１４・・・ＤＭＡサイ
ズＦＩＦＯ１１−１５，２−１５・・・ステータスＰＩ
Ｆ０．１−１６．２−１６・・・ＥＯＦ検出回路、１−
１７．２−１７．３−１１・・・外部記憶領域。
２の実施例のシステム構成を示すブロック図、第３図は
従来例のシステムを示すブロック図である。 図において、１−１．２−１．３−１・・・ディスクリ
プタ、１−２．２−２．３−２・・・コマンド頭載、１
−３．２−３．３−３・・・アドレス領域、１−４．２
−４．３−４・・・転送サイズ領域、１−５．２−５．
３−４・・・ステータス領域、１−６゜２−６−Ｅ Ｏ
Ｆビット、１−７．２−７．３−６・・・ＤＭＡコント
ローラ、１−８．２−８．３−７・・・ディスクリプタ
・アドレス・レジスタ、１−９．２−９．３−８・・・
制御レジスタ、１−１０゜２−１０．３−９・・・ＤＭ
Ａアドレス・レジスタ、１−１１．２−１１．３−１０
・・・ＤＭＡサイズ・レジスタ、１−１２．２−１２・
・・制御ＦＩＦＯ１１−１３，２−１３・・・ＤＭＡア
ドレスＦＩＦＯ１１−１４，２−１４・・・ＤＭＡサイ
ズＦＩＦＯ１１−１５，２−１５・・・ステータスＰＩ
Ｆ０．１−１６．２−１６・・・ＥＯＦ検出回路、１−
１７．２−１７．３−１１・・・外部記憶領域。
Claims (1)
- 【特許請求の範囲】 外部記憶領域上に、予め連続して設定される複数のディ
スクリプタに従つてＤＭＡ転送を行うデータ転送装置に
おいて、 前記ディスクリプタの開始アドレスを格納する第１の記
憶手段と、 前記ディスクリプタに格納されている、ＤＭＡ転送に対
する制御情報を格納する複数の第２の記憶手段と、 前記制御情報を、予め前記データ転送装置にバッファリ
ングする手段と、 前記バッファリング手段を介して、前記制御情報により
指定される複数のデータ領域に対して、連続してＤＭＡ
転送を行う手段と、 を備えることを特徴とするディスクリプタ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303448A JPH04177445A (ja) | 1990-11-08 | 1990-11-08 | ディスクリプタ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303448A JPH04177445A (ja) | 1990-11-08 | 1990-11-08 | ディスクリプタ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177445A true JPH04177445A (ja) | 1992-06-24 |
Family
ID=17921115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303448A Pending JPH04177445A (ja) | 1990-11-08 | 1990-11-08 | ディスクリプタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177445A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293799A (ja) * | 2005-04-13 | 2006-10-26 | Sony Corp | 情報処理装置、および情報処理方法 |
| JP2009048298A (ja) * | 2007-08-15 | 2009-03-05 | Sony Corp | 情報処理装置、情報処理方法、当該情報処理方法を実行するためのプログラム及び当該プログラムを記録した媒体、並びにｄｍａコントローラ、ｄｍａ転送方法、当該ｄｍａ転送方法を実行するためのプログラム及び当該プログラムを記録した媒体 |
| JP2009187313A (ja) * | 2008-02-06 | 2009-08-20 | Nec System Technologies Ltd | ディスクリプタ制御方法、ダイレクトメモリ転送装置およびプログラム |
| US7716390B2 (en) | 2006-08-11 | 2010-05-11 | Fujitsu Microelectronics Limited | Direct memory access controller |
| JP2010211322A (ja) * | 2009-03-06 | 2010-09-24 | Renesas Electronics Corp | ネットワークプロセッサ、受信コントローラ、及びデータ受信処理方法 |
| JP2011204269A (ja) * | 2003-06-30 | 2011-10-13 | Intel Corp | リードアドレス可能バーチャルｄｍａコントロール及び状態レジスタ |
-
1990
- 1990-11-08 JP JP2303448A patent/JPH04177445A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011204269A (ja) * | 2003-06-30 | 2011-10-13 | Intel Corp | リードアドレス可能バーチャルｄｍａコントロール及び状態レジスタ |
| JP2006293799A (ja) * | 2005-04-13 | 2006-10-26 | Sony Corp | 情報処理装置、および情報処理方法 |
| US7716390B2 (en) | 2006-08-11 | 2010-05-11 | Fujitsu Microelectronics Limited | Direct memory access controller |
| US8606974B2 (en) | 2006-08-11 | 2013-12-10 | Fujitsu Semiconductor Limited | Direct memory access controller |
| JP2009048298A (ja) * | 2007-08-15 | 2009-03-05 | Sony Corp | 情報処理装置、情報処理方法、当該情報処理方法を実行するためのプログラム及び当該プログラムを記録した媒体、並びにｄｍａコントローラ、ｄｍａ転送方法、当該ｄｍａ転送方法を実行するためのプログラム及び当該プログラムを記録した媒体 |
| US8151015B2 (en) | 2007-08-15 | 2012-04-03 | Sony Corporation | Systems and methods for effecting DMA data transfers |
| JP2009187313A (ja) * | 2008-02-06 | 2009-08-20 | Nec System Technologies Ltd | ディスクリプタ制御方法、ダイレクトメモリ転送装置およびプログラム |
| JP2010211322A (ja) * | 2009-03-06 | 2010-09-24 | Renesas Electronics Corp | ネットワークプロセッサ、受信コントローラ、及びデータ受信処理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101303685B (zh) | 可提升通用序列总线储存设备的读写数据速率的方法 | |
| JPH04177445A (ja) | ディスクリプタ制御方式 | |
| JP2962787B2 (ja) | 通信制御方式 | |
| JP3064688B2 (ja) | データ受信装置 | |
| CN101855623A (zh) | 具有可间接存取的存储器的控制器 | |
| JPH05257865A (ja) | ディスクリプタ制御方式 | |
| JPH04277850A (ja) | ディスクリプタ制御方式 | |
| JPH05276221A (ja) | 受信制御方式 | |
| JPH11149455A (ja) | メモリディスク共有方法及びその実施装置 | |
| JPH06175948A (ja) | 受信制御方式 | |
| JPH02170644A (ja) | マルチメディア通信システムの優先送信方法 | |
| JPH05204829A (ja) | データ転送装置 | |
| EP1195685B1 (en) | A process for interfacing a microprocessor with a packet based device and respective system | |
| JPS63293660A (ja) | 通信制御装置 | |
| JPH0310354A (ja) | データ転送制御システム | |
| JPH04373054A (ja) | ファイル装置制御装置 | |
| JPS6077217A (ja) | 主記憶装置のメモリクリア方式 | |
| JPS63137350A (ja) | チヤネルプログラム実行制御方式 | |
| JP2817535B2 (ja) | Ｈｄｌｃフレーム受信制御方式 | |
| JPH01283656A (ja) | チャネルコマンド語チェイン装置 | |
| JPH0380470A (ja) | 記憶制御装置 | |
| JPS63113749A (ja) | チヤネル装置 | |
| JPS5922462A (ja) | 通信制御方式 | |
| JPS61260743A (ja) | 通信制御装置 | |
| JPS6165649A (ja) | 通信制御方式 |