JPS6113662B2 - - Google Patents
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- Publication number
- JPS6113662B2 JPS6113662B2 JP53144848A JP14484878A JPS6113662B2 JP S6113662 B2 JPS6113662 B2 JP S6113662B2 JP 53144848 A JP53144848 A JP 53144848A JP 14484878 A JP14484878 A JP 14484878A JP S6113662 B2 JPS6113662 B2 JP S6113662B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer memory
- data
- packet
- memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 22
- 238000012546 transfer Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 2
- 238000007630 basic procedure Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明はハイレベル伝送制御手順（HDLC手
順）を用いてパケツト交換を行うシステムにおけ
るパケツト転送回路方式に関するものである。
順）を用いてパケツト交換を行うシステムにおけ
るパケツト転送回路方式に関するものである。
データ信号のパケツト転送を行う場合の転送方
式として従来のベーシツク手順に代つて、より高
密度、高効率のパケツト転送方式として、ハイレ
ベル伝送制御手順（HDLC手順）が提案され、
CCITTにおいても既に標準として採用されてい
る。
式として従来のベーシツク手順に代つて、より高
密度、高効率のパケツト転送方式として、ハイレ
ベル伝送制御手順（HDLC手順）が提案され、
CCITTにおいても既に標準として採用されてい
る。
HDLC手順はフオーマツト上ではフラグ、デー
タ、CRC、エンドフラグの順に送信する。なお
ここでCRCは誤りチエツクを意味している。さ
らに、データは宛先表示や制御情報等からなるヘ
ツダ部とメツセージからなるデータ部とから構成
されており、ヘツダ部は一定の長さを有し、かつ
一般に短いが、データ部はその長さが変化し、か
つ一般に長い。しかしてパケツト交換における主
要な仕事はヘツダ部のモデイフアイを行うことで
ある。
タ、CRC、エンドフラグの順に送信する。なお
ここでCRCは誤りチエツクを意味している。さ
らに、データは宛先表示や制御情報等からなるヘ
ツダ部とメツセージからなるデータ部とから構成
されており、ヘツダ部は一定の長さを有し、かつ
一般に短いが、データ部はその長さが変化し、か
つ一般に長い。しかしてパケツト交換における主
要な仕事はヘツダ部のモデイフアイを行うことで
ある。
従来、HDLC手順によつて伝送されたパケツト
の交換を行う場合は、伝送されたパケツトのヘツ
ダ部とデータ部とをともにメモリに取り込んで処
理することが行われていた。
の交換を行う場合は、伝送されたパケツトのヘツ
ダ部とデータ部とをともにメモリに取り込んで処
理することが行われていた。
第１図は従来のパケツト転送回路方式の一構成
例を示すブロツク図である。同図において１はプ
ロセツサユニツト（PU）、２はメモリ、３はダイ
レクト・メモリ・アクセス・コントロール
（DMAC）回路、４は受信ハイレベル・データ・
リンク・コントロール（受信HDLC）回路、５は
送信ハイレベル・データ・リンク・コントロール
（送信HDLC）回路、６はコモンバスである。
例を示すブロツク図である。同図において１はプ
ロセツサユニツト（PU）、２はメモリ、３はダイ
レクト・メモリ・アクセス・コントロール
（DMAC）回路、４は受信ハイレベル・データ・
リンク・コントロール（受信HDLC）回路、５は
送信ハイレベル・データ・リンク・コントロール
（送信HDLC）回路、６はコモンバスである。
今、ある端末から受信HDLC回路４に到来した
パケツトは、DMAC回路３の制御のもとに、ダ
イレクト・メモリ・アクセス（DMA）によりメ
モリ２に転送される。PU１はパケツトのモデイ
フアイを行い、モデイフアイされたパケツトは再
びDMAC回路３の制御のもとにメモリ２から転
送先端末用の送信HDLC回路５にDMAにより転
送され、さらに送信HDLC回路５から所定のフオ
ーマツトでパケツトとして送出される。
パケツトは、DMAC回路３の制御のもとに、ダ
イレクト・メモリ・アクセス（DMA）によりメ
モリ２に転送される。PU１はパケツトのモデイ
フアイを行い、モデイフアイされたパケツトは再
びDMAC回路３の制御のもとにメモリ２から転
送先端末用の送信HDLC回路５にDMAにより転
送され、さらに送信HDLC回路５から所定のフオ
ーマツトでパケツトとして送出される。
第２図は従来のHDLC転送回路方式における動
作を示すタイムチヤートである。同図においてａ
は受信HDLC回路に到来したパケツトのフオーマ
ツトを示している。ｂは受信HDLC回路から１バ
イトごとに出力されるデータの出力タイミングを
示している。またｃはｂの出力タイミングに応じ
て受信HDLC回路から出力されてメモリにDMA
で入力するデータをあらわす。ｄはPUにおける
処理を終つてメモリからDMAで送信HDLC回路
に１バイトずつ入力されるデータを示す。ｅはｄ
のデータが入力される送信HDLC回路の入力タイ
ミングをあらわしている。ｆはｄのデータによつ
て組み立てられ送信HDLC回路から出力されるパ
ケツトを示したものである。
作を示すタイムチヤートである。同図においてａ
は受信HDLC回路に到来したパケツトのフオーマ
ツトを示している。ｂは受信HDLC回路から１バ
イトごとに出力されるデータの出力タイミングを
示している。またｃはｂの出力タイミングに応じ
て受信HDLC回路から出力されてメモリにDMA
で入力するデータをあらわす。ｄはPUにおける
処理を終つてメモリからDMAで送信HDLC回路
に１バイトずつ入力されるデータを示す。ｅはｄ
のデータが入力される送信HDLC回路の入力タイ
ミングをあらわしている。ｆはｄのデータによつ
て組み立てられ送信HDLC回路から出力されるパ
ケツトを示したものである。
このように従来のパケツト転送回路方式におい
ては、転送されたパケツトのデータを全部一旦、
メモリに取り込んで処理を行つた後再び送出して
いた。しかしながら前述のごとくパケツト交換時
モデイフアイされるのはヘツダ部のみであり、従
つて全部のデータを取り込んで処理することは
PUにおける負荷を増大することになつて好まし
くない。
ては、転送されたパケツトのデータを全部一旦、
メモリに取り込んで処理を行つた後再び送出して
いた。しかしながら前述のごとくパケツト交換時
モデイフアイされるのはヘツダ部のみであり、従
つて全部のデータを取り込んで処理することは
PUにおける負荷を増大することになつて好まし
くない。
本発明は従来技術のこのような欠点を除去しよ
うとするものであり、その目的はPUの負荷を低
減することにある。この目的を達成するため本発
明のパケツト転送回路方式においては、受信した
パケツトのヘツダ部をモデイフアイしてデータ部
とともに再びパケツトとして送出するパケツト交
換のパケツト転送方式において、受信されたパケ
ツトのデータを一時的に格納する受信バツフア・
メモリと、パケツトとして送出すべきデータを一
時的に格納する送信バツフア・メモリとを具え、
前記受信バツフア・メモリに格納されたヘツダ部
のみをプロセツサユニツトの制御のもとにモデイ
フアイしたのち前記送信バツフア・メモリに転送
するとともに前記受信バツフア・メモリに格納さ
れたデータ部は直接前記送信バツフア・メモリに
転送することを特徴としている。
うとするものであり、その目的はPUの負荷を低
減することにある。この目的を達成するため本発
明のパケツト転送回路方式においては、受信した
パケツトのヘツダ部をモデイフアイしてデータ部
とともに再びパケツトとして送出するパケツト交
換のパケツト転送方式において、受信されたパケ
ツトのデータを一時的に格納する受信バツフア・
メモリと、パケツトとして送出すべきデータを一
時的に格納する送信バツフア・メモリとを具え、
前記受信バツフア・メモリに格納されたヘツダ部
のみをプロセツサユニツトの制御のもとにモデイ
フアイしたのち前記送信バツフア・メモリに転送
するとともに前記受信バツフア・メモリに格納さ
れたデータ部は直接前記送信バツフア・メモリに
転送することを特徴としている。
以下、実施例について詳細に説明する。
第３図は本発明のパケツト転送回路方式の一実
施例の構成を示すブロツク図である。同図におい
て符号１，２，３，４，５，６のあらわすところ
は第１図の場合と異ならない。１１は受信バツフ
ア・メモリ、１２は送信バツフア・メモリ、１
３，１４はゲートである。
施例の構成を示すブロツク図である。同図におい
て符号１，２，３，４，５，６のあらわすところ
は第１図の場合と異ならない。１１は受信バツフ
ア・メモリ、１２は送信バツフア・メモリ、１
３，１４はゲートである。
第３図において、受信されたパケツトは受信
HDLC回路４から一旦、受信バツフア・メモリ１
１に格納される。PU１は受信バツフア完了を認
識すると、DMAC回路３に指令してヘツダ部の
みをDMAでメモリ２に転送される。PU１は転送
されたヘツダ部をメモリ２内でモデイフアイす
る。モデイフアイ完了後PUは再びDMAC回路３
に指令してヘツダ部を送信バツフア・メモリ１２
にDMA転送する。これに引続いて受信バツフ
ア・メモリ１１に格納されていたデータ部を
DMAC回路３の制御のもとに送信バツフア・メ
モリ１２にDMA転送を行う。この場合の制御は
ゲート回路１３，１４の開閉によつてデータの流
れる方向を制御するだけでよい。
HDLC回路４から一旦、受信バツフア・メモリ１
１に格納される。PU１は受信バツフア完了を認
識すると、DMAC回路３に指令してヘツダ部の
みをDMAでメモリ２に転送される。PU１は転送
されたヘツダ部をメモリ２内でモデイフアイす
る。モデイフアイ完了後PUは再びDMAC回路３
に指令してヘツダ部を送信バツフア・メモリ１２
にDMA転送する。これに引続いて受信バツフ
ア・メモリ１１に格納されていたデータ部を
DMAC回路３の制御のもとに送信バツフア・メ
モリ１２にDMA転送を行う。この場合の制御は
ゲート回路１３，１４の開閉によつてデータの流
れる方向を制御するだけでよい。
第４図は本発明のパケツト転送回路方式におけ
る動作タイムチヤートである。同図においてａは
受信HDLC回路に到来したパケツトのフオーマツ
トを示している。ｂは受信HDLC回路から出力さ
れ受信バツフア・メモリに入力されるデータをあ
らわしたものである。ｃは受信バツフア・メモリ
から出力されるデータを示し、ヘツダ部はｄに示
すごとくメモリに入力される。PUによつて処理
されたのちヘツダ部はｆに示すごとくメモリから
出力され、ｇに示すごとく送信バツフア・メモリ
に入力される。一方、データ部はｅに示すように
バイパスルートを通つてｇに示すごとく送信バツ
フア・メモリに入力される。送信バツフア・メモ
リに格納されたヘツダ部とデータ部はｈに示すご
とく出力されて送信HDLC回路に入力される。こ
れによつて送信HDLC回路でｉに示すようにパケ
ツトに組み立てられて転送される。
る動作タイムチヤートである。同図においてａは
受信HDLC回路に到来したパケツトのフオーマツ
トを示している。ｂは受信HDLC回路から出力さ
れ受信バツフア・メモリに入力されるデータをあ
らわしたものである。ｃは受信バツフア・メモリ
から出力されるデータを示し、ヘツダ部はｄに示
すごとくメモリに入力される。PUによつて処理
されたのちヘツダ部はｆに示すごとくメモリから
出力され、ｇに示すごとく送信バツフア・メモリ
に入力される。一方、データ部はｅに示すように
バイパスルートを通つてｇに示すごとく送信バツ
フア・メモリに入力される。送信バツフア・メモ
リに格納されたヘツダ部とデータ部はｈに示すご
とく出力されて送信HDLC回路に入力される。こ
れによつて送信HDLC回路でｉに示すようにパケ
ツトに組み立てられて転送される。
以上説明したように、本発明のパケツト転送回
路方式によれば、受信したパケツトを受信バツフ
ア・メモリに一旦格納したのちヘツダ部のみをメ
モリに取り込んで処理を行つたのち送信バツフ
ア・メモリに転送し、一方、データ部は処理を行
うことなく受信バツフア・メモリから直接送信バ
ツフア・メモリに転送することによつて、データ
部が一定の長さを有しかつデータ部に比べて短い
のが普通であるから、PUにおける負荷をかなり
の程度に低減することが可能である。これによつ
てPUの処理すべき回線数を多くでき、逆に回線
数が一定の場合はプロセツサの機能を簡易なもの
とすることができ、システム構成上ならびに経済
的に優れた効果が得られる。
路方式によれば、受信したパケツトを受信バツフ
ア・メモリに一旦格納したのちヘツダ部のみをメ
モリに取り込んで処理を行つたのち送信バツフ
ア・メモリに転送し、一方、データ部は処理を行
うことなく受信バツフア・メモリから直接送信バ
ツフア・メモリに転送することによつて、データ
部が一定の長さを有しかつデータ部に比べて短い
のが普通であるから、PUにおける負荷をかなり
の程度に低減することが可能である。これによつ
てPUの処理すべき回線数を多くでき、逆に回線
数が一定の場合はプロセツサの機能を簡易なもの
とすることができ、システム構成上ならびに経済
的に優れた効果が得られる。
第１図および第２図はそれぞれ従来のパケツト
転送回路方式の一構成例を示すブロツク図および
その動作を示すタイムチヤート、第３図および第
４図はそれぞれ本発明のパケツト転送回路方式の
一実施例の構成を示すブロツク図およびその動作
を示すタイムチヤートである。 １……プロセツサユニツト（PU）、２……メモ
リ、３……ダイレクト・メモリ・アクセス・コン
トロール（DMAC）回路、４……受信ハイレベ
ル・データ・リンク・コントロール（受信
HDLC）回路、５……送信ハイレベル・データ・
リンク・コントロール（送信HDLC）回路、６…
…コモンバス、１１……受信バツフア・メモリ、
１２……送信バツフア・メモリ、１３，１４……
ゲート。
転送回路方式の一構成例を示すブロツク図および
その動作を示すタイムチヤート、第３図および第
４図はそれぞれ本発明のパケツト転送回路方式の
一実施例の構成を示すブロツク図およびその動作
を示すタイムチヤートである。 １……プロセツサユニツト（PU）、２……メモ
リ、３……ダイレクト・メモリ・アクセス・コン
トロール（DMAC）回路、４……受信ハイレベ
ル・データ・リンク・コントロール（受信
HDLC）回路、５……送信ハイレベル・データ・
リンク・コントロール（送信HDLC）回路、６…
…コモンバス、１１……受信バツフア・メモリ、
１２……送信バツフア・メモリ、１３，１４……
ゲート。
Claims (1)
- １ 受信したパケツトのヘツダ部をモデイフアイ
してデータ部とともに再びパケツトとして送出す
るパケツト交換のパケツト転送方式において、受
信されたパケツトのデータを一時的に格納する受
信バツフア・メモリと、パケツトとして送出すべ
きデータを一時的に格納する送信バツフア・メモ
リとを具え、前記受信バツフア・メモリに格納さ
れたヘツダ部のみをプロセツサユニツトの制御の
もとにモデイフアイしたのち前記送信バツフア・
メモリに転送するとともに前記受信バツフア・メ
モリに格納されたデータ部は直接前記送信バツフ
ア・メモリに転送することを特徴とするパケツト
転送回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14484878A JPS5571339A (en) | 1978-11-22 | 1978-11-22 | Packet transfer circuit system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14484878A JPS5571339A (en) | 1978-11-22 | 1978-11-22 | Packet transfer circuit system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5571339A JPS5571339A (en) | 1980-05-29 |
| JPS6113662B2 true JPS6113662B2 (ja) | 1986-04-15 |
Family
ID=15371819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14484878A Granted JPS5571339A (en) | 1978-11-22 | 1978-11-22 | Packet transfer circuit system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5571339A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779748A (en) * | 1980-11-04 | 1982-05-19 | Nippon Telegr & Teleph Corp <Ntt> | Packet exchange system |
| JPS57192151A (en) * | 1981-05-21 | 1982-11-26 | Fujitsu Ltd | Communicating system for packet signal |
| JPS57202157A (en) * | 1981-06-05 | 1982-12-10 | Nippon Telegr & Teleph Corp <Ntt> | Packet exchanger |
| US4755986A (en) * | 1985-09-13 | 1988-07-05 | Nec Corporation | Packet switching system |
| JP5389174B2 (ja) * | 2009-08-05 | 2014-01-15 | 株式会社東芝 | 通信装置、パケット生成装置、及びプログラム |
-
1978
- 1978-11-22 JP JP14484878A patent/JPS5571339A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5571339A (en) | 1980-05-29 |
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