JPH0634486B2 - 通信プロトコル制御装置 - Google Patents
通信プロトコル制御装置Info
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- JPH0634486B2 JPH0634486B2 JP59185187A JP18518784A JPH0634486B2 JP H0634486 B2 JPH0634486 B2 JP H0634486B2 JP 59185187 A JP59185187 A JP 59185187A JP 18518784 A JP18518784 A JP 18518784A JP H0634486 B2 JPH0634486 B2 JP H0634486B2
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- processing
- transmission
- control
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信プロトコル制御装置に関し、特に各レイ
ヤのプロトコル制御を並列処理するとにより、高速通信
が可能な並列処理形通信プロトコル制御装置に関するも
のである。
ヤのプロトコル制御を並列処理するとにより、高速通信
が可能な並列処理形通信プロトコル制御装置に関するも
のである。
データ通信における端末インタフェースには、モデム・
インタフェースと呼ばれるアナログ・データ伝送用のＶ
シリーズ・インタフェースと、新規端末用のインタフェ
ースであるディジタル・データ伝送用のＸシリーズ・イ
ンタフェースとがある（ＣＣＩＴＴ標準）。
インタフェースと呼ばれるアナログ・データ伝送用のＶ
シリーズ・インタフェースと、新規端末用のインタフェ
ースであるディジタル・データ伝送用のＸシリーズ・イ
ンタフェースとがある（ＣＣＩＴＴ標準）。
Ｖシリーズ・インタフェースの端末を回線交換、パケッ
ト交換に接続する場合、網との接続制御用としてＤＤＸ
用の網制御装置（ＮＣＵ）が必要であるのに対し、Ｘシ
リーズ端末は、端末自体に網制御機能を具備している。
ト交換に接続する場合、網との接続制御用としてＤＤＸ
用の網制御装置（ＮＣＵ）が必要であるのに対し、Ｘシ
リーズ端末は、端末自体に網制御機能を具備している。
データ端末を伝送回線を介してホスト計算機センタに接
続する場合、データ端末と同等の機能を具備する装置、
つまり通信制御装置をセンタ側にも設置し、この装置を
経由することにより伝送速度と処理速度の差を吸収す
る。また、通信制御装置は、コンピュータ間通信を行う
上で必要なプロトコル（通信規約）を処理するためにも
必要である。
続する場合、データ端末と同等の機能を具備する装置、
つまり通信制御装置をセンタ側にも設置し、この装置を
経由することにより伝送速度と処理速度の差を吸収す
る。また、通信制御装置は、コンピュータ間通信を行う
上で必要なプロトコル（通信規約）を処理するためにも
必要である。
第４図は、従来のパケット交換機あるいはパケット端末
等に用いられている通信制御装置のブロック構成図であ
る。
等に用いられている通信制御装置のブロック構成図であ
る。
第４図において、１はプロセッサであり、ＩＳＯの標準
モデル（Ｏｐｅｎ Ｓｙｓｔｅｍ Ｉｎｔｅｒｃｏｎｎ
ｅＣｔｉｏｎ．以下、ＯＳＩ）で、レイヤ３以上の通信
プロトコル処理および全体の制御を行う。２はメモリで
あり、プロセッサ１の制御シーケンスを指定する制御符
号の他、通信データ（送受信）の蓄積部として利用す
る。３はプロセッサ１、メモリ２および通信プロトコル
制御装置４相互間の通信を行うための母線（バス）であ
って、制御符号（コマンド）、通信データ等の情報が流
れる。４は通信プロトコル制御装置であって、ＯＳＩ参
照モデルで、レイヤ２の通信プロトコル処理（本構成例
では、ＨＤＬＣ：Ｈｉｇｈ Ｌｅｖｅｌ Ｄａｔａ Ｌ
ｉｎｋ Ｃｏｎｔｒｏｌ Ｐｒｏｃｅｄｕｒｅに相当）
を行う。５は下位レイヤ処理装置であって、ＯＳＩ参照
モデルで、レイヤ１の通信プロトコル処理（本構成例で
は、モデム等の制御）を行う。６はモデム等であり、通
信回線に対してデータ信号の電圧レベル交換、変復調等
の信号交換を行う。なお、一般に、レイヤ１は物理層、
レイヤ２はデータリンク層、レイヤ３はネットワーク層
と呼ばれるものである。
モデル（Ｏｐｅｎ Ｓｙｓｔｅｍ Ｉｎｔｅｒｃｏｎｎ
ｅＣｔｉｏｎ．以下、ＯＳＩ）で、レイヤ３以上の通信
プロトコル処理および全体の制御を行う。２はメモリで
あり、プロセッサ１の制御シーケンスを指定する制御符
号の他、通信データ（送受信）の蓄積部として利用す
る。３はプロセッサ１、メモリ２および通信プロトコル
制御装置４相互間の通信を行うための母線（バス）であ
って、制御符号（コマンド）、通信データ等の情報が流
れる。４は通信プロトコル制御装置であって、ＯＳＩ参
照モデルで、レイヤ２の通信プロトコル処理（本構成例
では、ＨＤＬＣ：Ｈｉｇｈ Ｌｅｖｅｌ Ｄａｔａ Ｌ
ｉｎｋ Ｃｏｎｔｒｏｌ Ｐｒｏｃｅｄｕｒｅに相当）
を行う。５は下位レイヤ処理装置であって、ＯＳＩ参照
モデルで、レイヤ１の通信プロトコル処理（本構成例で
は、モデム等の制御）を行う。６はモデム等であり、通
信回線に対してデータ信号の電圧レベル交換、変復調等
の信号交換を行う。なお、一般に、レイヤ１は物理層、
レイヤ２はデータリンク層、レイヤ３はネットワーク層
と呼ばれるものである。
この構成例において、通信プロトコル制御装置４は回線
対応に通信プロトコル処理を行うため、数100ｋｂｉｔ
／秒程度の通信速度を持つ通信回線に適用できる。しか
し、高通信速度になるに従ってバス３における１→２、
１←２、４→２、４←２間の制御符号や通信データ等の
情報の流れが頻繁になり、各々の処理の実行要求（バス
アクセス）に競合が発生し、バスアクセス待ち合わせに
よる処理待ち合わせ時間が長くなり、高通信速度の通信
プロトコル処理が不可能になる。また、プロセッサ１の
高速処理化をはかるため、プロセッサ１と同一機能のプ
ロセッサを複数、バス３上に配置することも考えられる
が、この場合もプロセッサ間のバス３でのバスアクセス
競合により、上記と同様なバスアクセス待ち合わせが発
生し、極端な処理速度の向上は望めない。
対応に通信プロトコル処理を行うため、数100ｋｂｉｔ
／秒程度の通信速度を持つ通信回線に適用できる。しか
し、高通信速度になるに従ってバス３における１→２、
１←２、４→２、４←２間の制御符号や通信データ等の
情報の流れが頻繁になり、各々の処理の実行要求（バス
アクセス）に競合が発生し、バスアクセス待ち合わせに
よる処理待ち合わせ時間が長くなり、高通信速度の通信
プロトコル処理が不可能になる。また、プロセッサ１の
高速処理化をはかるため、プロセッサ１と同一機能のプ
ロセッサを複数、バス３上に配置することも考えられる
が、この場合もプロセッサ間のバス３でのバスアクセス
競合により、上記と同様なバスアクセス待ち合わせが発
生し、極端な処理速度の向上は望めない。
このように、従来の技術では、バス上でのバスアクセス
競合が処理高速化上のネックとなり、通信プロトコル処
理を高速で実行し得ないという問題があった。
競合が処理高速化上のネックとなり、通信プロトコル処
理を高速で実行し得ないという問題があった。
本発明の目的は、このような従来の問題を解決し、プロ
セッサや通信プロトコル制御装置等の処理装置間のバス
上でのバスアクセス競合をなくし、通信プロトコル処理
を高速に実行することが可能な通信プロトコル制御装置
を提供することにある。
セッサや通信プロトコル制御装置等の処理装置間のバス
上でのバスアクセス競合をなくし、通信プロトコル処理
を高速に実行することが可能な通信プロトコル制御装置
を提供することにある。
上記目的を達成するため、本発明の通信プロトコル制御
装置は、複数の通信プロトコル層を制御し、主記憶装置
に対してダイレクト・メモリアクセス制御を行うダイレ
クト・メモリアクセス制御手段を備えた通信プロトコル
制御装置において、各通信プロトコル層ごとに受信プロ
トコル処理を制御する一個以上のレイヤ受信処理手段
と、各通信プロトコル層ごとに送信プロトコル処理を制
御する一個以上のレイヤ送信処理手段と、前記レイヤ受
信処理手段と前記レイヤ送信処理手段とを管理制御する
共通制御手段と、前記レイヤ受信処理手段と前記レイヤ
送信処理手段の処理結果を格納する共通記憶手段と、通
信回線からの信号の受信処理を行う受信回線制御手段
と、通信回線への信号の送信処理を行う送信回線制御手
段と、前記レイヤ受信処理手段と前記レイヤ送信処理手
段と前記共通制御手段と前記共通記憶手段とを接続する
通信線Ｉと、前記レイヤ受信処理手段と前記受信回線制
御手段と前記ダイレクト・メモリアクセス制御手段とを
接続する通信線IIと、前記レイヤ送信処理手段と前記送
信回線制御手段と前記ダイレクト・メモリアクセス制御
手段とを接続する通信線II′とを有することに特徴があ
る。
装置は、複数の通信プロトコル層を制御し、主記憶装置
に対してダイレクト・メモリアクセス制御を行うダイレ
クト・メモリアクセス制御手段を備えた通信プロトコル
制御装置において、各通信プロトコル層ごとに受信プロ
トコル処理を制御する一個以上のレイヤ受信処理手段
と、各通信プロトコル層ごとに送信プロトコル処理を制
御する一個以上のレイヤ送信処理手段と、前記レイヤ受
信処理手段と前記レイヤ送信処理手段とを管理制御する
共通制御手段と、前記レイヤ受信処理手段と前記レイヤ
送信処理手段の処理結果を格納する共通記憶手段と、通
信回線からの信号の受信処理を行う受信回線制御手段
と、通信回線への信号の送信処理を行う送信回線制御手
段と、前記レイヤ受信処理手段と前記レイヤ送信処理手
段と前記共通制御手段と前記共通記憶手段とを接続する
通信線Ｉと、前記レイヤ受信処理手段と前記受信回線制
御手段と前記ダイレクト・メモリアクセス制御手段とを
接続する通信線IIと、前記レイヤ送信処理手段と前記送
信回線制御手段と前記ダイレクト・メモリアクセス制御
手段とを接続する通信線II′とを有することに特徴があ
る。
本発明においては、通信プロトコルの各レイヤごと、さ
らに各レイヤの送受信ごとにそれぞれプロトコル処理手
段を設けるとともに、各プロトコル処理手段を接続する
通信線、通信回線の信号を受信する通信線、通信回線へ
信号を送信する通信線を設けるので、各通信プロトコル
・レイヤごとの各プロトコル制御さらには、各通信プロ
トコル・レイヤごとの送受信制御を並列に実行すること
ができる。
らに各レイヤの送受信ごとにそれぞれプロトコル処理手
段を設けるとともに、各プロトコル処理手段を接続する
通信線、通信回線の信号を受信する通信線、通信回線へ
信号を送信する通信線を設けるので、各通信プロトコル
・レイヤごとの各プロトコル制御さらには、各通信プロ
トコル・レイヤごとの送受信制御を並列に実行すること
ができる。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す通信制御装置のブロ
ック構成図である。
ック構成図である。
第１図では、パケット交換機の通信プロトコル処理（レ
イヤ２、レイヤ３）に本発明を適用した例を示してい
る。パケット交換において、パケット通信プロトコル
は、ＣＣＩＴＴ勧告Ｘ．２５で規定されている。
イヤ２、レイヤ３）に本発明を適用した例を示してい
る。パケット交換において、パケット通信プロトコル
は、ＣＣＩＴＴ勧告Ｘ．２５で規定されている。
パケット交換の通信プロトコル上のフレーム（情報転送
単位）形式を、第５図に示す。第５図は、上記ＣＣＩＴ
Ｔ勧告のＸ．２５プロトコルの一例を示したものであ
り、図において、Ｆはフラグ‘０１１１１１１０’であ
り、Ａはアドレス部（８ビット）、Ｃは制御部（８ビッ
ト）、ＰＨはパケット制御部、ＤＡＴＡは情報（ｎビッ
ト）、ＦＣＳはフレーム・チェック・シーケンス（巡回
冗長符号）（１６ビット）である。このうち、Ｆ（フラ
グ）、Ａ（アドレス部）、Ｃ（制御部）、ＦＣＳ（フレ
ーム・チェック・シーケンス）は、本実施例のＸ．２５
のレイヤ２（データリンク層）で規定されたフィールド
であり、以下、特にＡ、Ｃをレイヤ２制御情報と呼ぶ。
また、ＰＨ（パケット制御部）は、同様にレイヤ３（ネ
ットワーク層）で規定されたフィールドであり、以下、
レイヤ３制御情報と呼ぶ。
単位）形式を、第５図に示す。第５図は、上記ＣＣＩＴ
Ｔ勧告のＸ．２５プロトコルの一例を示したものであ
り、図において、Ｆはフラグ‘０１１１１１１０’であ
り、Ａはアドレス部（８ビット）、Ｃは制御部（８ビッ
ト）、ＰＨはパケット制御部、ＤＡＴＡは情報（ｎビッ
ト）、ＦＣＳはフレーム・チェック・シーケンス（巡回
冗長符号）（１６ビット）である。このうち、Ｆ（フラ
グ）、Ａ（アドレス部）、Ｃ（制御部）、ＦＣＳ（フレ
ーム・チェック・シーケンス）は、本実施例のＸ．２５
のレイヤ２（データリンク層）で規定されたフィールド
であり、以下、特にＡ、Ｃをレイヤ２制御情報と呼ぶ。
また、ＰＨ（パケット制御部）は、同様にレイヤ３（ネ
ットワーク層）で規定されたフィールドであり、以下、
レイヤ３制御情報と呼ぶ。
パケット交換機において、上記レイヤ２は、データリン
ク制御という通信データの伝送制御手順が規定されたも
のであり、レイヤ３は、パケット（呼）の設定・開放を
行うための接続制御手順とデータ転送手順が規定された
ものである。第５図からも明らかなように、各レイヤ
２、レイヤ３のフレームフィールドは、明確に分離さ
れ、各レイヤの処理は独立に行われる。すなわち、各レ
イヤ処理は、各レイヤごとの指示情報にもとづいて行わ
れる。
ク制御という通信データの伝送制御手順が規定されたも
のであり、レイヤ３は、パケット（呼）の設定・開放を
行うための接続制御手順とデータ転送手順が規定された
ものである。第５図からも明らかなように、各レイヤ
２、レイヤ３のフレームフィールドは、明確に分離さ
れ、各レイヤの処理は独立に行われる。すなわち、各レ
イヤ処理は、各レイヤごとの指示情報にもとづいて行わ
れる。
第１図において、７が本発明で新たに設けられたレイヤ
２、レイヤ３の処理を行う通信プロコトル制御装置であ
る。パケット交換機においては、回線に対応して通信プ
ロトコル制御装置７をそれぞれバス３上に並列に設置す
る。８は通信プロトコル制御装置７とメモリ２間でのデ
ータ（レイヤ２、レイヤ３制御情報は除く）転送を、自
律的に行うダイレクト・メモリアクセス（ＤＭＡ）制御
部、９は通信プロトコルのうちレイヤ３の受信処理プロ
セッサ、１０は通信プロトコルのうちレイヤ３の送信処
理プロセッサ、１１および１２は各々プロセッサ９、１
０の処理を指示する制御符号および９、１０の処理入力
／結果を蓄積する記憶部（ＰＭ）であり、読出し専用メ
モリ（ＲＯＭ）および書き込み／読み出し可能なメモリ
（ＲＡＭ）で構成される。
２、レイヤ３の処理を行う通信プロコトル制御装置であ
る。パケット交換機においては、回線に対応して通信プ
ロトコル制御装置７をそれぞれバス３上に並列に設置す
る。８は通信プロトコル制御装置７とメモリ２間でのデ
ータ（レイヤ２、レイヤ３制御情報は除く）転送を、自
律的に行うダイレクト・メモリアクセス（ＤＭＡ）制御
部、９は通信プロトコルのうちレイヤ３の受信処理プロ
セッサ、１０は通信プロトコルのうちレイヤ３の送信処
理プロセッサ、１１および１２は各々プロセッサ９、１
０の処理を指示する制御符号および９、１０の処理入力
／結果を蓄積する記憶部（ＰＭ）であり、読出し専用メ
モリ（ＲＯＭ）および書き込み／読み出し可能なメモリ
（ＲＡＭ）で構成される。
１３は通信プロトコルのうちレイヤ２の受信処理プロセ
ッサ、１４は通信プロトコルにうちレイヤ２の送信処理
プロセッサ、１５および１６は各々１３、１４に一対一
に対応し、機能、構成については、１１および１２と同
じ構成のメモリである。１７は通信プロトコル制御装置
７内の各機能部の監視、プロセッサ１との間で制御／状
態情報のやりとりを制御する共通制御プロセッサであ
り、１９は共通制御プロセッサ１７と１対１に対応して
おり、機能、構成については１１、１２、１５、１６と
同様のメモリである。１８は受信処理プロセッサ９、１
３、送信処理プロセッサ１０、１４、および共通制御プ
ロセッサ１７における共通情報、各プロセッサ間の通信
を行うためのデータ等を蓄積する共通メモリである。ま
た、２０は通信プロトコル制御装置７の下位レイヤの処
理装置であるレイヤ１処理装置５からのフレーム形式を
とったビット直列データのフラグ同期、フレーム・チェ
ック・シーケンス（ＦＣＳ）検査、受信データのビット
直列からビット並列（例えば、１バイト並列）への変換
等を行う受信回線制御部、２１は受信回線制御部２０と
は逆に送信データのビット並列からビット直列への変
換、ＦＣＳの付加、フラグ付加等を行う送信回線制御部
である。また、２２は受信処理プロセッサ９、１３、送
信処理プロセッサ１０、１４、共通制御プロセッサ１
７、共通メモリ１８間を接続し、各プロセッサ間相互の
通信や共通メモリ１８へのデータ書き込みを可能とする
バス（通信線Ｉ）である。２３、２４は、それぞれＤＭ
Ａ制御部８、受信処理プロセッサ９、１３、受信回線制
御部２０間、およびＤＭＡ制御部８、送信制御プロセッ
サ１０、１４、送信回線制御部２１間を接続し、各レイ
ヤ制御情報および通信データを転送する通信線（通信線
II、II′）である。２５、２６はレイヤ１処理装置５か
ら、またはレイヤ１処理装置５への送受信端子である。
また、２７は受信回線制御部２０と共通制御プロセッサ
１７との通信線である。
ッサ、１４は通信プロトコルにうちレイヤ２の送信処理
プロセッサ、１５および１６は各々１３、１４に一対一
に対応し、機能、構成については、１１および１２と同
じ構成のメモリである。１７は通信プロトコル制御装置
７内の各機能部の監視、プロセッサ１との間で制御／状
態情報のやりとりを制御する共通制御プロセッサであ
り、１９は共通制御プロセッサ１７と１対１に対応して
おり、機能、構成については１１、１２、１５、１６と
同様のメモリである。１８は受信処理プロセッサ９、１
３、送信処理プロセッサ１０、１４、および共通制御プ
ロセッサ１７における共通情報、各プロセッサ間の通信
を行うためのデータ等を蓄積する共通メモリである。ま
た、２０は通信プロトコル制御装置７の下位レイヤの処
理装置であるレイヤ１処理装置５からのフレーム形式を
とったビット直列データのフラグ同期、フレーム・チェ
ック・シーケンス（ＦＣＳ）検査、受信データのビット
直列からビット並列（例えば、１バイト並列）への変換
等を行う受信回線制御部、２１は受信回線制御部２０と
は逆に送信データのビット並列からビット直列への変
換、ＦＣＳの付加、フラグ付加等を行う送信回線制御部
である。また、２２は受信処理プロセッサ９、１３、送
信処理プロセッサ１０、１４、共通制御プロセッサ１
７、共通メモリ１８間を接続し、各プロセッサ間相互の
通信や共通メモリ１８へのデータ書き込みを可能とする
バス（通信線Ｉ）である。２３、２４は、それぞれＤＭ
Ａ制御部８、受信処理プロセッサ９、１３、受信回線制
御部２０間、およびＤＭＡ制御部８、送信制御プロセッ
サ１０、１４、送信回線制御部２１間を接続し、各レイ
ヤ制御情報および通信データを転送する通信線（通信線
II、II′）である。２５、２６はレイヤ１処理装置５か
ら、またはレイヤ１処理装置５への送受信端子である。
また、２７は受信回線制御部２０と共通制御プロセッサ
１７との通信線である。
第１図に示すように、本発明は、各レイヤの送受信処理
が並列実行可能な点に着目し、通信プロトコル制御装置
に各レイヤ（レイヤ２、３）さらに各レイヤの送受信処
理毎に独立なプロセッサを配置し、これら各プロセッサ
を並列処理させることにより従来以上の高速な通信プロ
トコル処理を実現し、さらに、従来のようなレイヤ３以
上の通信プロトコル処理を行っていたプロセッサ１とメ
モリ２間および通信プロトコル制御装置４とメモリ２間
のメモリ転送により発生していたバス３上のバスアクセ
ス競合が生じないので、従来に比べ高速処理が可能とな
る。
が並列実行可能な点に着目し、通信プロトコル制御装置
に各レイヤ（レイヤ２、３）さらに各レイヤの送受信処
理毎に独立なプロセッサを配置し、これら各プロセッサ
を並列処理させることにより従来以上の高速な通信プロ
トコル処理を実現し、さらに、従来のようなレイヤ３以
上の通信プロトコル処理を行っていたプロセッサ１とメ
モリ２間および通信プロトコル制御装置４とメモリ２間
のメモリ転送により発生していたバス３上のバスアクセ
ス競合が生じないので、従来に比べ高速処理が可能とな
る。
第１図では、共通制御プロセッサ１７の管理の下に、フ
レームのレイヤ２制御情報およびパケットのレイヤ３制
御情報の送受信処理をそれぞれレイヤ２処理用プロセッ
サ１３、１４およびレイヤ３処理プロセッサ９、１０が
並列に行う。パケット・データ部分（第５図のＤＡＴＡ
部分）の転送は、送信の場合、メモリ２からＤＭＡ制御
部８を通り、送信処理プロセッサ１０、１４、送信回線
制御部２１と通信線II′を介して高速に行われ、また受
信の場合には、受信回線制御部２０、受信制御プロセッ
サ９、１３からＤＭＡ制御部８を通り、メモリ２に通信
線IIを介して高速に行われる。なお、共通制御プロセッ
サ１７は、通信プロトコル制御装置７全体の管理および
プロセッサ１、メモリ２とのインタフェース制御を行
い、レイヤ３の受信処理および送信処理プロセッサ９、
１０はパケット制御情報（レイヤ３制御情報）の付加、
解析、レイヤ３状態制御を行い、またレイヤ２の受信処
理および送信処理プロセッサ１３、１４はフレーム制御
情報（レイヤ２制御情報）の付加、解析、レイヤ２状態
制御を行う。
レームのレイヤ２制御情報およびパケットのレイヤ３制
御情報の送受信処理をそれぞれレイヤ２処理用プロセッ
サ１３、１４およびレイヤ３処理プロセッサ９、１０が
並列に行う。パケット・データ部分（第５図のＤＡＴＡ
部分）の転送は、送信の場合、メモリ２からＤＭＡ制御
部８を通り、送信処理プロセッサ１０、１４、送信回線
制御部２１と通信線II′を介して高速に行われ、また受
信の場合には、受信回線制御部２０、受信制御プロセッ
サ９、１３からＤＭＡ制御部８を通り、メモリ２に通信
線IIを介して高速に行われる。なお、共通制御プロセッ
サ１７は、通信プロトコル制御装置７全体の管理および
プロセッサ１、メモリ２とのインタフェース制御を行
い、レイヤ３の受信処理および送信処理プロセッサ９、
１０はパケット制御情報（レイヤ３制御情報）の付加、
解析、レイヤ３状態制御を行い、またレイヤ２の受信処
理および送信処理プロセッサ１３、１４はフレーム制御
情報（レイヤ２制御情報）の付加、解析、レイヤ２状態
制御を行う。
先ず、受信動作について述べる。
第２図は、フレーム受信時の動作例を示した図であ。こ
の場合、通信プロトコル制御装置７はプロセッサ１から
初期設定、データ受信指示がなされており、メモリ２の
受信データ格納エリアが既に知られているものとする。
受信端子２５からフレームを受信すると、受信回線制御
部２０は該フレームのビット直並列変換を行い、レイヤ
２の受信処理プロセッサ１３にレイヤ２制御情報（Ａ、
Ｃ部）を通信線２３を通じて転送する。レイヤ２受信処
理プロセッサ１３では、レイヤ２制御情報の正常性検
査、フレーム解析、状態制御等の処理を行い、通信線２
２および共通メモリ１８を通じて、共通制御プロセッサ
１７にその結果を通知する。受信回線制御部２０は、レ
イヤ２制御情報の後に続いてレイヤ３制御情報（ＰＨ）
を受信すると、同じく通信線２３を通じてレイヤ３受信
処理プロセッサ９にその情報を転送する。レイヤ３受信
処理プロセッサ９では、レイヤ２受信処理プロセッサ１
３と同様に、レイヤ３制御情報の正常性検査、レイヤ３
（パケット）解析、情報制御等の処理を行い、通信線２
２およびメモリ１８を通じて共通制御プロセッサ１７に
その結果を通知する。
の場合、通信プロトコル制御装置７はプロセッサ１から
初期設定、データ受信指示がなされており、メモリ２の
受信データ格納エリアが既に知られているものとする。
受信端子２５からフレームを受信すると、受信回線制御
部２０は該フレームのビット直並列変換を行い、レイヤ
２の受信処理プロセッサ１３にレイヤ２制御情報（Ａ、
Ｃ部）を通信線２３を通じて転送する。レイヤ２受信処
理プロセッサ１３では、レイヤ２制御情報の正常性検
査、フレーム解析、状態制御等の処理を行い、通信線２
２および共通メモリ１８を通じて、共通制御プロセッサ
１７にその結果を通知する。受信回線制御部２０は、レ
イヤ２制御情報の後に続いてレイヤ３制御情報（ＰＨ）
を受信すると、同じく通信線２３を通じてレイヤ３受信
処理プロセッサ９にその情報を転送する。レイヤ３受信
処理プロセッサ９では、レイヤ２受信処理プロセッサ１
３と同様に、レイヤ３制御情報の正常性検査、レイヤ３
（パケット）解析、情報制御等の処理を行い、通信線２
２およびメモリ１８を通じて共通制御プロセッサ１７に
その結果を通知する。
一方、ＤＭＡ制御部８は、受信回線制御部２０から送出
されたデータを通信線２３を経由して受取り、そのデー
タをバス３を経由してメモリ２内の所定エリアに書き込
む。データ受信後、ＦＣＳ検査を受信回線制御部２０で
行い、通信線２７を通じて共通制御プロセッサ１７にそ
の結果を報告する。共通制御プロセッサ１７では、ＦＣ
Ｓ検査結果が報告された時点から、ＦＣＳ検査結果に応
じた処理を行う。すなわち、ＦＣＳ検査結果が正常であ
れば、先にレイヤ２受信処理プロセッサ１３およびレイ
ヤ３受信処理プロセッサ９から通信線２２および共通メ
モリ１８を経由して報告されたレイヤ２、レイヤ３の処
理結果に基づき、通信プロトコル制御装置７の通信プロ
トコル上の状態を遷移させ、所定の出力（例えばフレー
ム／パケットの送信要求）を通信線２２および共通メモ
リ１８を介してレイヤ２受信処理プロセッサ１３あるい
はレイヤ３受信処理プロセッサ９に通知する。特に、レ
イヤ２、レイヤ３の処理結果が正常であれば、共通制御
プロセッサ１７は、プロセッサ１に対して正常にデータ
を受信した旨も合わせて通知する。共通制御プロセッサ
１７からプロセッサ１に対する上記の通知は、メモリ２
に対しＤＭＡ転送を行う一般的な入出力装置と同様な入
出力インタフェース、例えば、メモリ上の所定の制御エ
リアに受信報告を書き込んだり、割り込みにより通知し
たり、周知の通知方法により通知が可能である。また、
共通制御プロセッサ１７とプロセッサ１間の通信ルート
は、例えば、図中の通信線とは全く独立な通信インタフ
ェース（図示せず）をプロセッサ１７とバス３間で設け
たりすることにより設定されるが、共通制御プロセッサ
１７とプロセッサ１間でどのような通信ルートを設定し
ても本発明の効果は変わらない。
されたデータを通信線２３を経由して受取り、そのデー
タをバス３を経由してメモリ２内の所定エリアに書き込
む。データ受信後、ＦＣＳ検査を受信回線制御部２０で
行い、通信線２７を通じて共通制御プロセッサ１７にそ
の結果を報告する。共通制御プロセッサ１７では、ＦＣ
Ｓ検査結果が報告された時点から、ＦＣＳ検査結果に応
じた処理を行う。すなわち、ＦＣＳ検査結果が正常であ
れば、先にレイヤ２受信処理プロセッサ１３およびレイ
ヤ３受信処理プロセッサ９から通信線２２および共通メ
モリ１８を経由して報告されたレイヤ２、レイヤ３の処
理結果に基づき、通信プロトコル制御装置７の通信プロ
トコル上の状態を遷移させ、所定の出力（例えばフレー
ム／パケットの送信要求）を通信線２２および共通メモ
リ１８を介してレイヤ２受信処理プロセッサ１３あるい
はレイヤ３受信処理プロセッサ９に通知する。特に、レ
イヤ２、レイヤ３の処理結果が正常であれば、共通制御
プロセッサ１７は、プロセッサ１に対して正常にデータ
を受信した旨も合わせて通知する。共通制御プロセッサ
１７からプロセッサ１に対する上記の通知は、メモリ２
に対しＤＭＡ転送を行う一般的な入出力装置と同様な入
出力インタフェース、例えば、メモリ上の所定の制御エ
リアに受信報告を書き込んだり、割り込みにより通知し
たり、周知の通知方法により通知が可能である。また、
共通制御プロセッサ１７とプロセッサ１間の通信ルート
は、例えば、図中の通信線とは全く独立な通信インタフ
ェース（図示せず）をプロセッサ１７とバス３間で設け
たりすることにより設定されるが、共通制御プロセッサ
１７とプロセッサ１間でどのような通信ルートを設定し
ても本発明の効果は変わらない。
一方、ＦＣＳ検査結果が異常であれば、共通制御プロセ
ッサ１７は、先にレイヤ２受信処理プロセッサ１３およ
びレイヤ３受信処理プロセッサ９から報告されたレイヤ
２、レイヤ３の処理結果を廃棄し、通信プロトコル制御
装置７の全体の状態遷移は行わない。
ッサ１７は、先にレイヤ２受信処理プロセッサ１３およ
びレイヤ３受信処理プロセッサ９から報告されたレイヤ
２、レイヤ３の処理結果を廃棄し、通信プロトコル制御
装置７の全体の状態遷移は行わない。
次に、送信動作について述べる。
第３図は、フレーム／パケット送信時の動作例を示した
図である。プロセッサ１は、先の受信動作と同様に、通
信プロトコル制御装置７を送信起動するための制御情報
および送信すべきデータを予めメモリ２に書き込んでお
く。
図である。プロセッサ１は、先の受信動作と同様に、通
信プロトコル制御装置７を送信起動するための制御情報
および送信すべきデータを予めメモリ２に書き込んでお
く。
プロセッサ１から通信プロトコル制御装置７に対してデ
ータ送信指示がなされると、共通制御プロセッサ１７
は、自プロセッサが管理している通信プロトコル制御装
置の状態および状態遷移状況から、送信フレーム／パケ
ット種別を決定し、通信線２２および共通メモリ１８を
通じて、送信処理プロセッサ１０および１４にその旨の
指示を通知する。ここで、決定される上記送信フレーム
／パケット種別とは、受信したフレーム／パケット種別
に対応するプロトコル上予め決められたフレーム／パケ
ット種別であり、例えば、フレームレベルでは、コマン
ドフレームに対するレスポンスフレームであり、パケッ
トレベルでは、発呼要求パケット、着呼受付パケットに
対する着呼パケット、接続完了パケット等である。
ータ送信指示がなされると、共通制御プロセッサ１７
は、自プロセッサが管理している通信プロトコル制御装
置の状態および状態遷移状況から、送信フレーム／パケ
ット種別を決定し、通信線２２および共通メモリ１８を
通じて、送信処理プロセッサ１０および１４にその旨の
指示を通知する。ここで、決定される上記送信フレーム
／パケット種別とは、受信したフレーム／パケット種別
に対応するプロトコル上予め決められたフレーム／パケ
ット種別であり、例えば、フレームレベルでは、コマン
ドフレームに対するレスポンスフレームであり、パケッ
トレベルでは、発呼要求パケット、着呼受付パケットに
対する着呼パケット、接続完了パケット等である。
レイヤ３送信処理プロセッサ１０では、共通制御プロセ
ッサ１７からの上記パケット種別通知に基づき、所定の
レイヤ３制御情報を設定し、送信回線制御部２１におけ
るレイヤ３情報送信タイミングに合わせて通信線２４を
通じて、送信回線制御部２１にその情報を転送する。レ
イヤ２送信処理プロセッサ１４は、レイヤ３送信処理プ
ロセッサ１０と同様に、フレーム種別通知に基づき、所
定のレイヤ２制御情報を設定し、送信回線制御部２１に
おけるレイヤ２情報送信タイミングに合わせて通信線２
４を通じて送信回線制御部２１にその情報を転送する。
また、ＤＭＡ制御部８はメモリ２から送信データをバス
３を経由して読み出し、送信回線制御部２１におけるデ
ータ送信タイミングに合わせて通信線２４を通じて送信
回線制御部２１にその情報を転送する。送信回線制御部
２１では、フラグ、レイヤ２制御情報（Ａ、Ｃ）、レイ
ヤ３制御情報、データおよび送信回線制御部２１で作成
したＦＣＳを付加した上、ビット直列に変換して送信端
子２６に送出する。
ッサ１７からの上記パケット種別通知に基づき、所定の
レイヤ３制御情報を設定し、送信回線制御部２１におけ
るレイヤ３情報送信タイミングに合わせて通信線２４を
通じて、送信回線制御部２１にその情報を転送する。レ
イヤ２送信処理プロセッサ１４は、レイヤ３送信処理プ
ロセッサ１０と同様に、フレーム種別通知に基づき、所
定のレイヤ２制御情報を設定し、送信回線制御部２１に
おけるレイヤ２情報送信タイミングに合わせて通信線２
４を通じて送信回線制御部２１にその情報を転送する。
また、ＤＭＡ制御部８はメモリ２から送信データをバス
３を経由して読み出し、送信回線制御部２１におけるデ
ータ送信タイミングに合わせて通信線２４を通じて送信
回線制御部２１にその情報を転送する。送信回線制御部
２１では、フラグ、レイヤ２制御情報（Ａ、Ｃ）、レイ
ヤ３制御情報、データおよび送信回線制御部２１で作成
したＦＣＳを付加した上、ビット直列に変換して送信端
子２６に送出する。
このように、第１図においては、各レイヤごとの処理用
プロセッサと全レイヤ処理プロセッサを管理する共通制
御プロセッサを設けて、レイヤごとに並列処理を行うと
ともに、各処理プロセッサにメモリを接続して処理プロ
グラムを直接ロードするようにし、かつ独立の通信線を
２本設けてバス上の競合を防止しているので、通信制御
時に発生したイベントを各プロセッサが同時に処理で
き、高速処理が可能である。また、レイヤごとのプロセ
ッサを送信と受信とに分けて設けているので、送信動作
と受信動作を独立に行うことができ、同時並行して送受
信処理を行うことが可能である。なお、上記の送受信動
作は、独立に行うことが可能である。
プロセッサと全レイヤ処理プロセッサを管理する共通制
御プロセッサを設けて、レイヤごとに並列処理を行うと
ともに、各処理プロセッサにメモリを接続して処理プロ
グラムを直接ロードするようにし、かつ独立の通信線を
２本設けてバス上の競合を防止しているので、通信制御
時に発生したイベントを各プロセッサが同時に処理で
き、高速処理が可能である。また、レイヤごとのプロセ
ッサを送信と受信とに分けて設けているので、送信動作
と受信動作を独立に行うことができ、同時並行して送受
信処理を行うことが可能である。なお、上記の送受信動
作は、独立に行うことが可能である。
以上説明したように、本発明によれば、通信プロトコル
・レイヤごとの各プロトコル制御を、処理装置間の競合
をなくして、並列に処理することができるので、例えば
パケット交換機、パケット端末、およびローカルエリア
・ネットワーク（ＬＡＮ）の通信ノードに適用すれば、
極めて高速度の通信が可能となる。
・レイヤごとの各プロトコル制御を、処理装置間の競合
をなくして、並列に処理することができるので、例えば
パケット交換機、パケット端末、およびローカルエリア
・ネットワーク（ＬＡＮ）の通信ノードに適用すれば、
極めて高速度の通信が可能となる。
第１図は本発明の一実施例を示す通信プロトコル制御装
置のブロック構成図、第２図は第１図における受信動作
のシーケンス・チャート、第３図は第１図における送信
動作のシーケンス・チャート、第４図は従来の通信プロ
トコル処理装置のブロック図、第５図はＣＣＩＴＴ勧告
Ｘ．２５のハイレベル・データリンク制御手順によるフ
レーム／パケット形式の図である。 １：プロセッサ、２：メモリ、３：母線、４：レイヤ２
通信プロトコル処理装置、５：レイヤ１通信プロトコル
処理装置、６：モデム等、７：レイヤ２、レイヤ３通信
プロトコル処理処置、８：ダイレクト・メモリアクセス
制御部、９：レイヤ３受信制御プロセッサ、１０：レイ
ヤ３送信制御プロセッサ、１１、１２、１５、１６、１
９：読み出し専用メモリ（ＲＯＭ）および書き込み／読
み出し可能なメモリ（ＲＡＭ）、１３：レイヤ２の受信
制御プロセッサ、１４：レイヤ２の送信制御プロセッ
サ、１７：共通制御プロセッサ、１８：ＲＡＭ、２０：
受信回線制御部、２１：送信回線制御部、２２：通信線
Ｉ、２３：通信線II、２４：通信線II′、２５：受信端
子、２６：送信端子。
置のブロック構成図、第２図は第１図における受信動作
のシーケンス・チャート、第３図は第１図における送信
動作のシーケンス・チャート、第４図は従来の通信プロ
トコル処理装置のブロック図、第５図はＣＣＩＴＴ勧告
Ｘ．２５のハイレベル・データリンク制御手順によるフ
レーム／パケット形式の図である。 １：プロセッサ、２：メモリ、３：母線、４：レイヤ２
通信プロトコル処理装置、５：レイヤ１通信プロトコル
処理装置、６：モデム等、７：レイヤ２、レイヤ３通信
プロトコル処理処置、８：ダイレクト・メモリアクセス
制御部、９：レイヤ３受信制御プロセッサ、１０：レイ
ヤ３送信制御プロセッサ、１１、１２、１５、１６、１
９：読み出し専用メモリ（ＲＯＭ）および書き込み／読
み出し可能なメモリ（ＲＡＭ）、１３：レイヤ２の受信
制御プロセッサ、１４：レイヤ２の送信制御プロセッ
サ、１７：共通制御プロセッサ、１８：ＲＡＭ、２０：
受信回線制御部、２１：送信回線制御部、２２：通信線
Ｉ、２３：通信線II、２４：通信線II′、２５：受信端
子、２６：送信端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早川 映 東京都武蔵野市緑町３丁目９番11号 日本 電信電話公社武蔵野電気通信研究所内 (72)発明者 市川 弘幸 東京都武蔵野市緑町３丁目９番11号 日本 電信電話公社武蔵野電気通信研究所内
Claims (1)
- 【請求項１】複数の通信プロトコル層を制御し、主記憶
装置に対してダイレクト・メモリアクセス制御を行うダ
イレクト・メモリアクセス制御手段を備えた通信プロト
コル制御装置において、各通信プロトコル層ごとに受信
プロトコル処理を制御する１個以上のレイヤ受信処理手
段と、各通信プロトコル層ごとに送信プロトコル処理を
制御する１個以上のレイヤ送信処理手段と、前記レイヤ
受信処理手段と前記レイヤ送信処理手段及び通信全体と
を管理制御する共通制御手段と、前記レイヤ受信処理手
段と前記レイヤ送信処理手段の処理結果と各レイヤ送受
信処理手段間の通信情報とを格納する共通記憶手段と、
通信回線からの信号の受信処理を行う受信回線制御手段
と、通信回線への信号の送信処理を行う送信回線制御手
段と、前記レイヤ受信処理手段と前記レイヤ送信処理手
段と前記共通制御手段と前記共通記憶手段とを接続する
通信線Ｉと、前記レイヤ受信処理手段と前記受信回線制
御手段と前記ダイレクト・メモリアクセス制御手段とを
接続する通信線IIと、前記レイヤ送信処理手段と前記送
信回線制御手段と前記ダイレクト・メモリアクセス制御
手段とを接続する通信線II′とを備えたことを特徴とす
る通信プロトコル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185187A JPH0634486B2 (ja) | 1984-09-04 | 1984-09-04 | 通信プロトコル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185187A JPH0634486B2 (ja) | 1984-09-04 | 1984-09-04 | 通信プロトコル制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6163139A JPS6163139A (ja) | 1986-04-01 |
| JPH0634486B2 true JPH0634486B2 (ja) | 1994-05-02 |
Family
ID=16166368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185187A Expired - Lifetime JPH0634486B2 (ja) | 1984-09-04 | 1984-09-04 | 通信プロトコル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634486B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238060A (ja) * | 1985-08-12 | 1987-02-19 | Matsushita Graphic Commun Syst Inc | 通信制御装置 |
| JPS63129443A (ja) * | 1986-11-19 | 1988-06-01 | Matsushita Graphic Commun Syst Inc | 通信制御装置 |
| JPS6416046A (en) * | 1987-07-09 | 1989-01-19 | Nec Corp | Protocol converter and its operation control system |
| JPS6481552A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Link layer control system |
| JP2598486B2 (ja) * | 1988-09-12 | 1997-04-09 | 富士通株式会社 | 通信制御装置 |
| JP2986802B2 (ja) * | 1989-03-13 | 1999-12-06 | 株式会社日立製作所 | プロトコル高速処理方法 |
| JPH03164957A (ja) * | 1989-11-24 | 1991-07-16 | Mitsubishi Electric Corp | プロトコル並列処理方式 |
| JP2791236B2 (ja) * | 1991-07-25 | 1998-08-27 | 三菱電機株式会社 | プロトコル並列処理装置 |
| JP3127523B2 (ja) * | 1991-10-31 | 2001-01-29 | 株式会社日立製作所 | 通信制御装置およびデータ送信方法 |
| JPH06149703A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | メッセージ転送制御装置 |
| JPH06324994A (ja) * | 1993-05-14 | 1994-11-25 | Kiyoshi Kase | 並列型ディジタル信号処理装置 |
| JP3397144B2 (ja) | 1998-09-29 | 2003-04-14 | 日本電気株式会社 | パケット処理装置とパケット処理方法とパケット交換機 |
| JP4858468B2 (ja) * | 2008-03-12 | 2012-01-18 | 日本電気株式会社 | プロトコル処理装置及び処理方法 |
-
1984
- 1984-09-04 JP JP59185187A patent/JPH0634486B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6163139A (ja) | 1986-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |