JP2598486B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JP2598486B2 JP2598486B2 JP63227918A JP22791888A JP2598486B2 JP 2598486 B2 JP2598486 B2 JP 2598486B2 JP 63227918 A JP63227918 A JP 63227918A JP 22791888 A JP22791888 A JP 22791888A JP 2598486 B2 JP2598486 B2 JP 2598486B2
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Description
【発明の詳細な説明】 ［概要］ 下位レイヤと上位レイヤ間で情報転送を行う通信制御
システムに関し、 フレームデータのシステム内転送遅延を小さくするこ
とを目的とし、 階層化されたプロトコルを処理する通信制御装置にお
いて、ネットワークレイヤ及びシステムマネジメントを
制御するシステム制御装置の下位に位置し、該システム
制御装置のインタフェース部としての、上位インタフェ
ース部と、１個以上のデータリンクレイヤ終端部と、前
記通信制御装置に接続される端末とのインタフェース部
である下位インタフェース部と、前記上位インタフェー
ス部を直接制御し、前記システム制御装置の指示により
前記下位インタフェース部の制御及びデータリンクレイ
ヤ終端部と、前記システム制御装置間で送受されるプリ
ミティブ情報等の制御情報の分配・集約のための変換機
能を有する共通制御部から構成され、上位レイヤと下位
レイヤ間でデータ転送する場合には、前記データリンク
レイヤ終端部が、前記上位インタフェース部をDMA機能
により直接制御して、データ転送を行うように構成す
る。
システムに関し、 フレームデータのシステム内転送遅延を小さくするこ
とを目的とし、 階層化されたプロトコルを処理する通信制御装置にお
いて、ネットワークレイヤ及びシステムマネジメントを
制御するシステム制御装置の下位に位置し、該システム
制御装置のインタフェース部としての、上位インタフェ
ース部と、１個以上のデータリンクレイヤ終端部と、前
記通信制御装置に接続される端末とのインタフェース部
である下位インタフェース部と、前記上位インタフェー
ス部を直接制御し、前記システム制御装置の指示により
前記下位インタフェース部の制御及びデータリンクレイ
ヤ終端部と、前記システム制御装置間で送受されるプリ
ミティブ情報等の制御情報の分配・集約のための変換機
能を有する共通制御部から構成され、上位レイヤと下位
レイヤ間でデータ転送する場合には、前記データリンク
レイヤ終端部が、前記上位インタフェース部をDMA機能
により直接制御して、データ転送を行うように構成す
る。
［産業上の利用分野］ 本発明は、通信制御システムにおいて、１個以上のデ
ータリンクレイヤ終端部が各々、前記通信システムのシ
ステム制御部と直接情報フィールドデータの送受信を行
うことにより、前記データリンクレイヤ終端部が収容さ
れる装置の総合的なデータリンクレイヤ処理能力を向上
させ、かつ通信制御システム内におけるデータ転送を最
少構成にすることにより、システム内の情報フレームの
転送遅延を圧縮可能とした通信制御装置に関するもので
ある。
ータリンクレイヤ終端部が各々、前記通信システムのシ
ステム制御部と直接情報フィールドデータの送受信を行
うことにより、前記データリンクレイヤ終端部が収容さ
れる装置の総合的なデータリンクレイヤ処理能力を向上
させ、かつ通信制御システム内におけるデータ転送を最
少構成にすることにより、システム内の情報フレームの
転送遅延を圧縮可能とした通信制御装置に関するもので
ある。
［従来の技術］ 第５図は、従来の通信制御システムの一例を示す構成
ブロック図である。図において、１は上位レイヤにあた
るシステム制御部であり、演算制御部（CC）11とバスBS
1を介して結ばれたメモリ12及びダイレクトメモリアク
セス制御部（DMAC）13とで構成されている。２はシステ
ム制御部１によって制御される複数のデータリンク終端
部（HDLC）で、これらはバスを介して下位レイヤに相当
する終端側（図示せず）に結ばれている。
ブロック図である。図において、１は上位レイヤにあた
るシステム制御部であり、演算制御部（CC）11とバスBS
1を介して結ばれたメモリ12及びダイレクトメモリアク
セス制御部（DMAC）13とで構成されている。２はシステ
ム制御部１によって制御される複数のデータリンク終端
部（HDLC）で、これらはバスを介して下位レイヤに相当
する終端側（図示せず）に結ばれている。
第６図は、この様に構成された従来装置の動作を示す
アローチャートである。端末側からのデータ受信の場
合、はじめにデータリンク終端部２がデータの受信をす
ると、それをシステム制御部内の演算制御部11に通知
し、演算制御部11はDMA制御部13に対して、DMAの起動を
かけデータリンク終端部２が受信したデータを、メモリ
12にDMA転送する。
アローチャートである。端末側からのデータ受信の場
合、はじめにデータリンク終端部２がデータの受信をす
ると、それをシステム制御部内の演算制御部11に通知
し、演算制御部11はDMA制御部13に対して、DMAの起動を
かけデータリンク終端部２が受信したデータを、メモリ
12にDMA転送する。
端末へのデータ転送の場合、演算制御部11はDMA制御
部13に起動かけメモリ12からのデータをデータリンク終
端部２を介して、端末側に転送する。
部13に起動かけメモリ12からのデータをデータリンク終
端部２を介して、端末側に転送する。
［発明が解決しようとする課題］ この様な従来装置においては、システム制御部１が装
置内部のバスの制御やデータ転送の制御を行うものであ
るために、データリンク終端部２の数が増大するに従
い、装置制御やレイヤ間の管理処理が増加し、DMA処理
が圧迫され、データ転送の遅延あるいはデータ転送ネッ
クを招くという問題があった。
置内部のバスの制御やデータ転送の制御を行うものであ
るために、データリンク終端部２の数が増大するに従
い、装置制御やレイヤ間の管理処理が増加し、DMA処理
が圧迫され、データ転送の遅延あるいはデータ転送ネッ
クを招くという問題があった。
本発明は、この様な課題に鑑みてなされたシステム制
御部の負荷分散方式、即ち共通制御部と複数のデータリ
ンクレイヤ終端部から構成される通信制御装置のうち
で、トランスペアレントな情報を、直接データリンクレ
イヤ終端部と、システム制御装置間で転送することによ
り、情報フレームデータのシステム内転送遅延を小さく
することと、通信処理装置内の共通制御部の負荷軽減に
より、該装置内の全体的な処理能力を向上させることを
目的とするものである。
御部の負荷分散方式、即ち共通制御部と複数のデータリ
ンクレイヤ終端部から構成される通信制御装置のうち
で、トランスペアレントな情報を、直接データリンクレ
イヤ終端部と、システム制御装置間で転送することによ
り、情報フレームデータのシステム内転送遅延を小さく
することと、通信処理装置内の共通制御部の負荷軽減に
より、該装置内の全体的な処理能力を向上させることを
目的とするものである。
［課題を解説するための手段］ 第１図は、本発明の原理ブロック図である。図におい
て、L3は上位側のレイヤ、DCは通信制御装置である。こ
の通信制御装置において、１は上位側のレイヤL3に繋が
る上位インタフェース部、21〜2nは端末側とのレイヤイ
ンタフェースにそれぞれ繋がる複数の下位レイヤインタ
フェース部、31〜3nは上位インタフェース部１との間で
情報フレームデータを直接送受信する機能を持ち、下位
レイヤインタフェース部21〜2nに対応して設けられた複
数のデータリンクレイヤ終端部、４は上位レイヤからの
指示により通信処理装置を制御する共通制御部である。
て、L3は上位側のレイヤ、DCは通信制御装置である。こ
の通信制御装置において、１は上位側のレイヤL3に繋が
る上位インタフェース部、21〜2nは端末側とのレイヤイ
ンタフェースにそれぞれ繋がる複数の下位レイヤインタ
フェース部、31〜3nは上位インタフェース部１との間で
情報フレームデータを直接送受信する機能を持ち、下位
レイヤインタフェース部21〜2nに対応して設けられた複
数のデータリンクレイヤ終端部、４は上位レイヤからの
指示により通信処理装置を制御する共通制御部である。
［作用］ 複数のデータリンクレイヤ終端部31〜3nを有し、レイ
ヤ間制御信号は共通制御部４を経由し、フレームデータ
は各データリンクレイヤ終端部31〜3nが自立的に上位レ
イヤと情報転送を行う。これによりフレームデータのシ
ステム内転送遅延を小さくすることができる。
ヤ間制御信号は共通制御部４を経由し、フレームデータ
は各データリンクレイヤ終端部31〜3nが自立的に上位レ
イヤと情報転送を行う。これによりフレームデータのシ
ステム内転送遅延を小さくすることができる。
［実施例］ 以下図面を用いて、本発明の実施例を詳細に説明す
る。
る。
第２図は、本発明の一実施例を示す構成ブロック図で
ある。図において、第１図のものと同じものには同一の
符号を付して示す。CPは上位レイヤL3に相当するシステ
ム管理部（システム制御装置）で、演算制御部CPUと、
メインメモリMMとで構成されている。
ある。図において、第１図のものと同じものには同一の
符号を付して示す。CPは上位レイヤL3に相当するシステ
ム管理部（システム制御装置）で、演算制御部CPUと、
メインメモリMMとで構成されている。
LTは下位レイヤL1側に相当する伝送路終端装置であ
る。通信制御装置DC内の各データリンクレイヤ終端部31
〜3nにおいて、MPUはDMA機能付きのマイクロプロセッ
サ、URTは下位インタフェース２に繋がるシリアルイン
タフェース回路、ROMはプログラムを格納したメモリ、R
AMはワークメモリ、BTRはバスのドライバ／レシーバで
ある。なお、図では１つのデータリンクレイヤ終端部31
についてだけその内部構成を示すが、他のものも同様な
構成である。
る。通信制御装置DC内の各データリンクレイヤ終端部31
〜3nにおいて、MPUはDMA機能付きのマイクロプロセッ
サ、URTは下位インタフェース２に繋がるシリアルイン
タフェース回路、ROMはプログラムを格納したメモリ、R
AMはワークメモリ、BTRはバスのドライバ／レシーバで
ある。なお、図では１つのデータリンクレイヤ終端部31
についてだけその内部構成を示すが、他のものも同様な
構成である。
共通制御部４において、MPUはDMA機能付きのマイクロ
プロセッサ、ROMはプログラムを格納したメモリ、RAMは
ワークメモリ、CRAMは共通RAM、ARBTはバスアービタで
ある。
プロセッサ、ROMはプログラムを格納したメモリ、RAMは
ワークメモリ、CRAMは共通RAM、ARBTはバスアービタで
ある。
SRDは下位インタフェース２を制御する信号分配回路
で、共通制御部４によって制御されている。
で、共通制御部４によって制御されている。
このように構成された装置の動作を説明すれば以下の
通りである。
通りである。
第３図は、情報フレームデータ及び制御信号の流れを
示す概念図である。
示す概念図である。
下位レイヤL1に繋がる端末側からデータを受信する場
合、通信制御装置DCにおいて、下位インタフェース２が
これをばじめに受け、それをデータリンクレイヤ終端部
31内のマイクロプロセッサMPUに通知し、そのDMA機能を
起動する。これにより、下位レイヤ側から送られたデー
タは、マイクロプロセッサの持つDMA機能によって、上
位インタフェース１を通ってシステム管理部CP内のメモ
リMMに直接転送される。また、通知信号はシステム管理
部内の演算制御部CPUに送られる。
合、通信制御装置DCにおいて、下位インタフェース２が
これをばじめに受け、それをデータリンクレイヤ終端部
31内のマイクロプロセッサMPUに通知し、そのDMA機能を
起動する。これにより、下位レイヤ側から送られたデー
タは、マイクロプロセッサの持つDMA機能によって、上
位インタフェース１を通ってシステム管理部CP内のメモ
リMMに直接転送される。また、通知信号はシステム管理
部内の演算制御部CPUに送られる。
これに対して、上位レイヤL3側のシステム管理部CPか
らのデータの送信は、はじめにシステム管理部CP農の演
算制御部CPUから、通信制御装置DC側に通知を送り、こ
れを受けた通信制御装置は、内部のマイクロプロセッサ
MPUのDMA機能を起動し、システム管理部内のメモリMMか
らデータを読みだしてこれを下位レイヤ１側に直接転送
する。
らのデータの送信は、はじめにシステム管理部CP農の演
算制御部CPUから、通信制御装置DC側に通知を送り、こ
れを受けた通信制御装置は、内部のマイクロプロセッサ
MPUのDMA機能を起動し、システム管理部内のメモリMMか
らデータを読みだしてこれを下位レイヤ１側に直接転送
する。
第４図は、情報フレームデータ以外の制御信号の流れ
を示す概念図である。
を示す概念図である。
制御信号は、上位レイヤ側からのものは、共通制御部
４内のマイクロプロセッサMPUにより、コード変換、解
析され、共通メモリCRAMを介してデータリンクレイヤ終
端部31〜3n内のマイクロプロセッサMPUに通知される。
下位レイヤ側からのものも、逆の経路により各データリ
ンクレイヤ終端部、共通制御部を通って上位レイヤのシ
ステム管理部CPに送られる。
４内のマイクロプロセッサMPUにより、コード変換、解
析され、共通メモリCRAMを介してデータリンクレイヤ終
端部31〜3n内のマイクロプロセッサMPUに通知される。
下位レイヤ側からのものも、逆の経路により各データリ
ンクレイヤ終端部、共通制御部を通って上位レイヤのシ
ステム管理部CPに送られる。
これに対して情報フレームデータは、共通制御部４で
の処理は不要で、第３図に示すようにデータリンクレイ
ヤ終端部３と、システム管理部CPとの間で直接転送され
るもので、データの信頼性を向上させる上に、データ転
送の遅延を小さくしている。
の処理は不要で、第３図に示すようにデータリンクレイ
ヤ終端部３と、システム管理部CPとの間で直接転送され
るもので、データの信頼性を向上させる上に、データ転
送の遅延を小さくしている。
［発明の効果］ 以上詳細に説明したように、本発明によれば情報フレ
ームデータの転送機能が、各データリンクレイヤ終端部
に負荷分散されることになり、共通制御部の負荷が軽減
されると共に、データ転送の遅延を小さくできる。
ームデータの転送機能が、各データリンクレイヤ終端部
に負荷分散されることになり、共通制御部の負荷が軽減
されると共に、データ転送の遅延を小さくできる。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は情報フレームデータ及び制御信号の流れを示す
概念図、 第４図は情報フレームデータ以外の制御信号の流れを示
す概念図、 第５図は従来の異レイヤ間データ転送装置の一例を示す
構成ブロック図、 第６図は従来装置の動作を示すアローチャートである。 第１図、第２図において、 L3は上位側のレイヤ、 L2はデータリンクレイヤ、 L1は下位側のレイヤ、 DCは通信制御装置、 １は上位インタフェース部、 21〜2nは下位インタフェース部、 31〜3nはデータリンクレイヤ終端部、 ４は共通制御部である。
概念図、 第４図は情報フレームデータ以外の制御信号の流れを示
す概念図、 第５図は従来の異レイヤ間データ転送装置の一例を示す
構成ブロック図、 第６図は従来装置の動作を示すアローチャートである。 第１図、第２図において、 L3は上位側のレイヤ、 L2はデータリンクレイヤ、 L1は下位側のレイヤ、 DCは通信制御装置、 １は上位インタフェース部、 21〜2nは下位インタフェース部、 31〜3nはデータリンクレイヤ終端部、 ４は共通制御部である。
Claims (1)
- 【請求項１】階層化されたプロトコルを処理する通信制
御装置において、 ネットワークレイヤ及びシステムマネジメントを制御す
るシステム制御装置の下位に位置し、該システム制御装
置のインタフェース部としての、上位インタフェース部
と、 １個以上のデータリンクレイヤ終端部と、 前記通信制御装置に接続される端末とのインタフェース
部である下位インタフェース部と、 前記上位インタフェース部を直接制御し、前記システム
制御装置の指示により前記下位インタフェース部の制御
及びデータリンクレイヤ終端部と、前記システム制御装
置間で送受されるプリミティブ情報等の制御情報の分配
・集約のための変換機能を有する共通制御部から構成さ
れ、 上位レイヤと下位レイヤ間でデータ転送する場合には、
前記データリンクレイヤ終端部が、前記上位インタフェ
ース部をDMA機能により直接制御して、データ転送を行
うように構成することを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63227918A JP2598486B2 (ja) | 1988-09-12 | 1988-09-12 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63227918A JP2598486B2 (ja) | 1988-09-12 | 1988-09-12 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0276349A JPH0276349A (ja) | 1990-03-15 |
| JP2598486B2 true JP2598486B2 (ja) | 1997-04-09 |
Family
ID=16868339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63227918A Expired - Fee Related JP2598486B2 (ja) | 1988-09-12 | 1988-09-12 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2598486B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0634486B2 (ja) * | 1984-09-04 | 1994-05-02 | 日本電信電話株式会社 | 通信プロトコル制御装置 |
| JPS61224756A (ja) * | 1985-03-29 | 1986-10-06 | Toshiba Corp | フラグ同期手順による伝送方式 |
| JPS62113245A (ja) * | 1985-11-12 | 1987-05-25 | Nec Corp | シグナルプロセサの動作監視装置 |
| JPH0616275B2 (ja) * | 1985-11-15 | 1994-03-02 | 松下電送株式会社 | プロトコルプロセツサ |
| JPS62279754A (ja) * | 1986-05-29 | 1987-12-04 | Matsushita Electric Ind Co Ltd | 通信制御装置 |
-
1988
- 1988-09-12 JP JP63227918A patent/JP2598486B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0276349A (ja) | 1990-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |