JPS61251344A - パケツト転送回路方式 - Google Patents
パケツト転送回路方式Info
- Publication number
- JPS61251344A JPS61251344A JP60092697A JP9269785A JPS61251344A JP S61251344 A JPS61251344 A JP S61251344A JP 60092697 A JP60092697 A JP 60092697A JP 9269785 A JP9269785 A JP 9269785A JP S61251344 A JPS61251344 A JP S61251344A
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- packet
- cpu
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ハイレベル ディト リンク コントロー
ル（ＨＤＬＣ： Ｈｌｇｈ−Ｌｅｖｅｌ Ｄａｔａ Ｌ
ｉｎｋ Ｃｏｎｔｒｏｌ ）手順を用いてパケット交換
を行うシステムのパケット転送回路方式に関するもので
ある。
ル（ＨＤＬＣ： Ｈｌｇｈ−Ｌｅｖｅｌ Ｄａｔａ Ｌ
ｉｎｋ Ｃｏｎｔｒｏｌ ）手順を用いてパケット交換
を行うシステムのパケット転送回路方式に関するもので
ある。
従来、ＨＤＬＣ′ｉＰ順によって伝送されたパケットの
交換を行う場合は、伝送パケットを受信してメモリに蓄
積し、これを処理した上で再びパケットとして送信する
ことを行なりていた。第３図は、例えば特開昭５５−７
１３３９号公報に示された従来のパケット転送回路方式
の構成例を示すブロック図である。図において、１はプ
ロセッサユニット（ＣＰＵ） 、２はＤＭＡコントロー
ル回路（ＤＭＡＣ）、３はメモリ、４は受信ＨＤＬＣ回
路、５は送信ＨＤＬＣ回路、６はレジデントパスである
。
交換を行う場合は、伝送パケットを受信してメモリに蓄
積し、これを処理した上で再びパケットとして送信する
ことを行なりていた。第３図は、例えば特開昭５５−７
１３３９号公報に示された従来のパケット転送回路方式
の構成例を示すブロック図である。図において、１はプ
ロセッサユニット（ＣＰＵ） 、２はＤＭＡコントロー
ル回路（ＤＭＡＣ）、３はメモリ、４は受信ＨＤＬＣ回
路、５は送信ＨＤＬＣ回路、６はレジデントパスである
。
第４図は、従来の転送回路方式における動作を示すタイ
ムチャートである。図において、ａは受信ＨＤＬＣ回路
４に着信し次パケット、ｂは受信ＨＤＬＣ回路４から１
バイト毎に出力されるデータの出力タイミング、Ｃはこ
の出力タイミングｂに応じて受信ＨＤＬＣ回路４から出
力されてメモリ３にＤＭＡ転送されたデータを示す。・
Ｃ１はＣＰｏ １によって処理され、メモリ３から送信
ＨＤＬＣ回路ＳＫＤＭＡ転送されるデータを示し、ｂｌ
はデータＣ１が送信ＨＤＬＣ回路５に入力される入力タ
イミング、ｆはＣ１のデータによって組立られ、送信Ｈ
ＤＬＣ回路５から出力されるパケットを示したものであ
る。
ムチャートである。図において、ａは受信ＨＤＬＣ回路
４に着信し次パケット、ｂは受信ＨＤＬＣ回路４から１
バイト毎に出力されるデータの出力タイミング、Ｃはこ
の出力タイミングｂに応じて受信ＨＤＬＣ回路４から出
力されてメモリ３にＤＭＡ転送されたデータを示す。・
Ｃ１はＣＰｏ １によって処理され、メモリ３から送信
ＨＤＬＣ回路ＳＫＤＭＡ転送されるデータを示し、ｂｌ
はデータＣ１が送信ＨＤＬＣ回路５に入力される入力タ
イミング、ｆはＣ１のデータによって組立られ、送信Ｈ
ＤＬＣ回路５から出力されるパケットを示したものであ
る。
次に動作について説明する。受信ＨＤＬＣ回路４に着信
したパケットは、ｃｐｔｙ１管理下のＤＭＡＣ回路２に
制御され、ＤＭＡ動作に従ってメモリ３に転送される。
したパケットは、ｃｐｔｙ１管理下のＤＭＡＣ回路２に
制御され、ＤＭＡ動作に従ってメモリ３に転送される。
次いで、ＣＰＵ１はメモリ３に転送されたパケットの処
理を行なう。この処理されたパケットは再びＤＭＡＣ回
路２の制御によシメモリ３よシ、パケット転送用の送信
ＨＤＬＣ回路５にＤＭＡ転送される。さらに送信ＨＤＬ
Ｃ回路５から所定のフォーマットでパケットとして送出
される。
理を行なう。この処理されたパケットは再びＤＭＡＣ回
路２の制御によシメモリ３よシ、パケット転送用の送信
ＨＤＬＣ回路５にＤＭＡ転送される。さらに送信ＨＤＬ
Ｃ回路５から所定のフォーマットでパケットとして送出
される。
従来のパケット転送回転方式は以上のように構成されて
いるので、レジデントバス上には頭に、ＤＭＡ動作によ
る受信パケット、プロセッサユニットによる処理データ
、ＤＭＡ動作による送信パケット、及びＤＭＡ回路、送
受信ＨＤＬＣ回路の制御に関する情報が存在するため、
レジデントバス上の負荷を増大することになシ、また、
ＣＰＵはこれらの情報を全て一括して管理しなければな
らないので、ＣＰＵ［おける負荷を増大することになる
などの問題点があった。
いるので、レジデントバス上には頭に、ＤＭＡ動作によ
る受信パケット、プロセッサユニットによる処理データ
、ＤＭＡ動作による送信パケット、及びＤＭＡ回路、送
受信ＨＤＬＣ回路の制御に関する情報が存在するため、
レジデントバス上の負荷を増大することになシ、また、
ＣＰＵはこれらの情報を全て一括して管理しなければな
らないので、ＣＰＵ［おける負荷を増大することになる
などの問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、プロセッサユニット個々の負荷を軽減できる
と共にルジデントバス上の負荷をも低減することの可能
なパケット転送回路方式を得ることを目的とする。
たもので、プロセッサユニット個々の負荷を軽減できる
と共にルジデントバス上の負荷をも低減することの可能
なパケット転送回路方式を得ることを目的とする。
本発明のパケット転送回路方式は、ＣＰＵの負荷とな〕
得る処理内容を、受信処理と、その他のデータ処理等の
主制御との２つに分け、この夫々の処理内容に対して個
別にＣＰＵを設けたものである。
得る処理内容を、受信処理と、その他のデータ処理等の
主制御との２つに分け、この夫々の処理内容に対して個
別にＣＰＵを設けたものである。
この発明におけるパケット転送回路方式は、複数個のプ
ロセッサユニットを用いることによシ、各々のＣＰＵＫ
よる分割処理が可能となる。
ロセッサユニットを用いることによシ、各々のＣＰＵＫ
よる分割処理が可能となる。
以下、この発明の一実施例を図について説明する。
第１図は本方式の一実施例の構成を示すブロック図であ
る。図において、２，３．４，５．６は、第２図の同一
符号のものと同一のものである。１＆は主ＣＰＵ（主制
御用プロセッサ）、１１は受信処理専用プロセッサ（以
下、副ＣＰＵと呼ぶ〕、１２は受信パケット用ＤＭＡコ
ントロール回路（以下ＲｘＤＭＡＣ回路と呼ぶ）、１６
は副ＣＰＵレジデントバス（副ＣＰＵバス）である。
る。図において、２，３．４，５．６は、第２図の同一
符号のものと同一のものである。１＆は主ＣＰＵ（主制
御用プロセッサ）、１１は受信処理専用プロセッサ（以
下、副ＣＰＵと呼ぶ〕、１２は受信パケット用ＤＭＡコ
ントロール回路（以下ＲｘＤＭＡＣ回路と呼ぶ）、１６
は副ＣＰＵレジデントバス（副ＣＰＵバス）である。
第２図は本発明のパケット転送回路方式における動作タ
イムチャートである。図において、畠は、受信ＨＤＬＣ
回路４に着信したパケット、ｂは受信ＨＤＬＣ回路４か
ら副ＣＰＵ１ ｂバスを介して１バイト毎に出力される
データの出力タイミング、Ｃはタイミングｂに応じて受
信ＨＤＬＣ回路４から出力されてメモリ３にＤＭＡ転送
されるデータを示す。
イムチャートである。図において、畠は、受信ＨＤＬＣ
回路４に着信したパケット、ｂは受信ＨＤＬＣ回路４か
ら副ＣＰＵ１ ｂバスを介して１バイト毎に出力される
データの出力タイミング、Ｃはタイミングｂに応じて受
信ＨＤＬＣ回路４から出力されてメモリ３にＤＭＡ転送
されるデータを示す。
ｄは主ＣＰＵ１ ｉによって処理場れ、メモリから送信
ＨＤＬＣ回路５にレジデントバスを介してＤＭＡ転送さ
れるデータを示す。ｅはデータｄを増倍ＨＤＬＣ回路５
に入力する入力タイミング、ｆはデータｄによって組立
られ、送信ＨＤＬＣ回路′５から送出されるパケットを
示したものでおる。
ＨＤＬＣ回路５にレジデントバスを介してＤＭＡ転送さ
れるデータを示す。ｅはデータｄを増倍ＨＤＬＣ回路５
に入力する入力タイミング、ｆはデータｄによって組立
られ、送信ＨＤＬＣ回路′５から送出されるパケットを
示したものでおる。
次に動作を説明する。
第１図において、受信されたパケットは受信ＨＤＬＣ回
路４からＲｘＤＭＡＣ回路１２に制御され、ＤＭＡ動作
によシメモリ３に転送される。このときのＤＭＡ動作は
副ＣＰＵ１１によシ管理される。次いでメモリ３に転送
された受信パケットは、主ＣＰＵ１ａによって処理され
る。この処理されたパケットはＤＭＡＣ回路２の制御に
よりメモリ３より転送用の送信ＨＤＬＣ回路５ＫＤＭＡ
転送される。さらに、送信ＨＤＬＣ回路５から所定のフ
ォーマットで、パケットとして送出される。
路４からＲｘＤＭＡＣ回路１２に制御され、ＤＭＡ動作
によシメモリ３に転送される。このときのＤＭＡ動作は
副ＣＰＵ１１によシ管理される。次いでメモリ３に転送
された受信パケットは、主ＣＰＵ１ａによって処理され
る。この処理されたパケットはＤＭＡＣ回路２の制御に
よりメモリ３より転送用の送信ＨＤＬＣ回路５ＫＤＭＡ
転送される。さらに、送信ＨＤＬＣ回路５から所定のフ
ォーマットで、パケットとして送出される。
以上のように、この発明によれば、パケットの受信から
ＤＭＡによるメモリへの転送を副ＣＰＵが担当し、メモ
リ内のパケット処理、送信ＨＤＬＣ回路への転送、パケ
ットの送出を主ＣＰＵが担当するよう構成したので、個
々のＣＰＵ及びそれに伴うレジデントバス上の負荷を大
幅に低減することができ、これによって各ＣＰＵの追従
可能な範囲内で回線数を増加でき、逆に回線数が一定の
場合は各ＣＰＵの機能の簡易化、及びパケット送受信の
伝送速度を高めるという効果が得られる。
ＤＭＡによるメモリへの転送を副ＣＰＵが担当し、メモ
リ内のパケット処理、送信ＨＤＬＣ回路への転送、パケ
ットの送出を主ＣＰＵが担当するよう構成したので、個
々のＣＰＵ及びそれに伴うレジデントバス上の負荷を大
幅に低減することができ、これによって各ＣＰＵの追従
可能な範囲内で回線数を増加でき、逆に回線数が一定の
場合は各ＣＰＵの機能の簡易化、及びパケット送受信の
伝送速度を高めるという効果が得られる。
第１図はこの発明の一実施例によるパケット転送回路方
式の構成を示すブロック図、 第２図は第１図の動作を示すタイムチャート、第３図は
従来のパケット転送回路方式の構成を示すブロック図、 第４図は第３図の動作を示すタイムチャートである。 図において、１ｍは主ＣＰＵ（主制御用プロセッサ〕、 １１は副ＣＰＵ（受信専用プロセッサ）である。 なお、各図中、同一符号は同一または相当部分を示す。
式の構成を示すブロック図、 第２図は第１図の動作を示すタイムチャート、第３図は
従来のパケット転送回路方式の構成を示すブロック図、 第４図は第３図の動作を示すタイムチャートである。 図において、１ｍは主ＣＰＵ（主制御用プロセッサ〕、 １１は副ＣＰＵ（受信専用プロセッサ）である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- プロセッサを有し、受信したパケットを処理するととも
に、該パケットを再びパケットとして送出するパケット
交換のパケット転送回路方式において、前記プロセッサ
は主制御用プロセッサと、受思処理専用プロセッサとか
ら成り、これらのプロセッサによつて前記パケットの受
信、処理、送出を分割処理するようにしたことを特徴と
するパケット転送回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092697A JPS61251344A (ja) | 1985-04-30 | 1985-04-30 | パケツト転送回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092697A JPS61251344A (ja) | 1985-04-30 | 1985-04-30 | パケツト転送回路方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251344A true JPS61251344A (ja) | 1986-11-08 |
Family
ID=14061688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60092697A Pending JPS61251344A (ja) | 1985-04-30 | 1985-04-30 | パケツト転送回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237569A (en) * | 1990-10-18 | 1993-08-17 | Fujitsu Limited | Method and system for transmitting HDLC data via ATM network |
-
1985
- 1985-04-30 JP JP60092697A patent/JPS61251344A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237569A (en) * | 1990-10-18 | 1993-08-17 | Fujitsu Limited | Method and system for transmitting HDLC data via ATM network |
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