JPH0426576B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 メモリのデータを通信回線に伝送したいときプ
ロセツサの制御の下にある直接メモリアクセス制
御装置を介してそのメモリデータをデータリンク
制御装置に転送する。そのデータを含む通信情報
単位（フレーム）を通信回線に伝送し、前記メモ
リデータのない場合にはデータを含まない通信情
報単位を伝送するデータリンク制御装置に、通信
情報単位間に所定アイドル期間を与えるためのタ
イミング信号を前記通信情報単位の伝送終了後、
所定時間経過したときに発生するタイミング回路
を設け、該タイミング信号の受信後メモリからデ
ータリンク制御装置へDMA転送を開始するプロ
セツサをの負担の軽減等を図つた。

〔産業上の利用分野〕

本発明は通信情報伝送制御方式に関し、更に詳
しく言えば通信回線に伝送される通信情報単位間
に設定されるアイドル期間の設定を改善した通信
情報伝送制御方式に関する。

データ通信システムにおけるその交換機間或い
は交換機とこれに接続される端末制御装置との間
等においては或る規約に則つてデータの授受が行
なわれるように構成されている。前記２者間にお
いて首尾よくデータ伝送を為し得るようにするこ
とが必要である。例えば、その双方の処理速度が
ほぼ等しい場合には、第１１図のＡに示すように
伝送される情報単位（例えば、HDLCのフレー
ム）間にアイドル時間を設定する必要はないが、
そのバランスが崩れる場合には、処理速度の遅い
方が隘路となつて首尾よいデータ伝送を為し得な
くなる。これを回避する手段として、伝送される
情報単位間にアイドル時間を設定することが行な
われている。

〔従来の技術〕

従来のデイジタル交換機におけるCCITT勧告
によるNo.７信号方式での共通線信号装置（CSE）
の構成は第７図及び第９図に示す如きものであ
る。第１２図及び第１３図は夫々、交換機間及び
交換機とPSC（Position System Control）との
間に共通線信号装置を設けた例を示す。

第７図に示す共通線信号装置は次のように動作
する。メモリ３のデータを通信回線５上に伝送し
ようとするときCPU１′の制御の下にあるDMAC
（直接メモリアクセス制御装置）２にフレーム転
送語数を設定し（第８図のＳ１）その起動を行な
う（第８図のＳ２）。これにより、メモリ３から
フレーム転送語数のデータがDMAC２の制御の
下にDLC（データリンク制御装置）４′に転送さ
れる。DLC４′はそのデータを含むフレーム（例
えば、HDLCのフレーム）を通信回線５に伝送す
る。このフレームが伝送されると、DLC４′は次
のデータのメモリ３からDLC４′への転送を生じ
させてもよい旨の終了メツセージ（割込み）を
CPU１′へ送る。CPU１′はその終了メツセージ
を受け取ると（第８図のＳ３）、プログラムで今
伝送されたフレームと次に伝送されるフレームと
の間に受信側で必要とするアイドル時間（第１１
図のＢ参照）を設定する（第８図のＳ４）。この
アイドル時間が設定され得る時刻にCPU１′は次
に伝送されるフレームに乗せたいデータがあれば
（第８図のＳ５のYES）、CPUの制御はステツプ
Ｓ１へ戻り、上述と同様にしてそのデータは、メ
モリ３からDLC４′へ転送され、DLC４′からそ
のフレームが伝送されるようにする。このような
動作が順次に繰り返して生ぜしめられ、伝送した
いデータがなくなると、データを含まないフレー
ムが伝送される。

第９図に示す共通線信号装置もフレーム間にア
イドル時間を設定するという点については第７図
に示す共通線信号装置と同じである。第９図装置
はデスクリプタチエイニング（descriptor
chaining）を用いている。つまり、メモリ３のデ
スクリプタに転送語数を設定し（第１０図のＳ
１）、DMAC２がそのチエイニングを為し（第１
０図のＳ２）、デスクリプタ内のネクストデスク
リプタフイールドの内容から次のデスクリプタを
順次に見つけながらメモリ３からDMAC２を介
してDLC４′へデータを転送し、そのデータをフ
レームに乗せてDLC４′から通信回線５へ伝送す
る。そして、そのフレームが伝送されると、
DMAC２からCPU１′へ割込みをかけ（第１０図
のＳ３）、この割込みにCPU１′が応答すると、
CPU１′はプログラムでフレーム間にアイドル時
間を設定する。

〔発明が解決しようとする問題点〕

この従来のいずれの共通線信号装置も、フレー
ム間に設定されるアイドル時間をCPU１′で走る
その時間設定用プログラムで行なうようにしてい
る。そのため、そのプログラムの実行を管理しな
ければならないだけ、CPUの負担は増大し、デ
ータ処理上不都合を来す。その不都合を生じない
ようにしようとすれば、それだけ高速のCPUを
設けねばならない。又、この装置ではそのために
のみ必要とするプログラムを用意しておかなけれ
ばならない。

本発明は、斯かる問題点に鑑みて創作されたも
ので、プロセツサの負担の軽減を図りアイドル時
間設定用プログラムを不要とする通信情報伝送制
御装置を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロツク図を示す。本発
明は、第１図に示すように、プロセツサ１の制御
の下に直接メモリアクセス制御装置２を介してメ
モリ３のデータをデータリンク制御装置４に
DMA転送し、前記データを含む通信情報単位を
データリンク制御装置４から通信回線５に伝送す
る装置において、前記通信情報単位の間に所定ア
イドル時間を与えるためのタイミング信号を前記
通信情報単位の伝送終了後所定時間経過したとき
に発生するタイミング回路６を前記データリンク
制御装置４に設け、前記直接メモリアクセス制御
装置２、又は前記プロセツサ１は、前記タイミン
グ信号受信後前記メモリ３から前記データリンク
制御装置４へDMA転送を開始するように構成し
たものである。

〔作用〕

メモリ３のデータを通信回線５に伝送せんとす
るとき、そのデータはプロセツサ１の制御の下に
直接メモリアクセス制御装置２を介してメモリ３
からデータリンク制御装置４へDMA転送され
る。そのデータを含む通信情報単位の通信回線５
への伝送が終了し、所定の時間が経過すると、上
記通信情報単位の間に所定のアイドル時間を与え
るタイミング信号がタイミング回路６から直接メ
モリアクセス制御装置２又はプロセツサ１へ次の
データのメモリ３からデータリンク制御装置４へ
の転送合図として転送される。このタイミング信
号は、通信情報単位の通信回線５への伝送終了後
所定時間経過毎に発生される。

このように、通信回線５に伝送される通信情報
単位の間に所定アイドル時間を設定するようにし
て上記タイミング信号は発生される。このアイド
ル時間の設定に少しもプロセツサは関与しない。
そのためのプログラムも必要としない。

〔実施例〕

第２図は本発明の一実施例を示す。この実施例
は第１２図及び第１３図と同様のシステム環境で
の実施例を示す。そして、この実施例の構成要素
のうち第１図に対応するものには同一の参照番号
乃至これにダツシユを付してその参照に供する。
１′はCPU、２はDMAC（直接メモリアクセス制
御装置）、３はメモリ、４′はDLC（データリンク
制御装置）、５は通信回線、６′はタイマー、７は
バスである。

メモリ３のデータを通信回線５上に伝送しよう
とするときCPU１の制御の下にDMAC２にフレ
ーム転送語数を設定し（第３図のＳ１）、その起
動を行なう（第３図のＳ２）。メモリ３からフレ
ーム転送語数のデータがDMAC２の制御の下に
DLC４′に転送される。DLC４′はそのデータを
含むフレーム（例えば、HDLCのフレーム）を通
信回線５に伝送する。その終了時にタイマー６′
（第４図参照）が起動される。つまり、初期値ラ
ツチ２０のデータ（アイドル時間設定データ）が
タイミングラツチ２２に設定される。そして、シ
ステムクロツク毎に減算器２４で１単位ずつ引算
され、零検出が零検出器２６で為される。零に至
つていないときその値はタイミングラツチ２２に
戻されて同じ処理過程が反復される。そして、零
検出があつたとき、フレーム送出終了信号（タイ
ミング信号）がCPU１′への割込みとして用いら
れ、これに応答するCPU１′（第３図のＳ３）は
次に伝送されるフレームに乗せたいデータがあれ
ば（第３図のＳ４のYES）、CPU１′の制御は第
３図のステツプＳ１へ戻り、上述と同様にしてそ
のデータは、メモリ３からDLC４′へ転送され、
フレームに乗せられて通信回線５へ伝送される。

上述のタイミング信号はフレームが伝送される
都度発生されるから、フレーム間に所定のアイド
ル時間が設定される。又、伝送データがない場合
にも、その旨を表すフレームについても発生され
てフレーム間にアイドル時間が設定される。

このようなタイミング信号の発生にCPU１′は
何ら関知しない。それだけ、CPU１′の負担軽減
になるし、そのプログラムも必要としない。

第５図は本発明の他の実施例を示す。この実施
例も第１２図及び第１３図と同様のシステム環境
での実施例を示す。そして、この実施例の構成要
素のうち第１図に対応するものには同一の参照番
号乃至これにダツシユを付してその参照に供す
る。即ち、１′はCPU、２はDMAC（直接メモリ
アクセス制御装置）、３はメモリ、４′はDLC（デ
ータリンク制御装置）、５は通信回線、６はタイ
マー、７はバスである。

この実施例における動作を説明すると、次の通
りである。

通信回線５にメモリ３のデータを伝送しようと
するとき、CPU１′はメモリ３のデスクリプタに
転送語数を設定し（第６図のＳ１）、DMAC２が
そのチエイニングを為し（第６図のＳ２）、デス
クリプタ内のネクストデスクリプタフイールドの
内容から次のデスクリプタを順次に見つけながら
メモリ３からDMAC２を介してDLC４′へデータ
を転送する。DLC４は受信したデータを、例え
ばHDLC形式におけるフレーム（通信情報単位
例）に乗せて通信回線５へ伝送する。この伝送か
ら次のフレームとの間に所定のアイドル時間を設
定し得る時刻にタイマー６′（第４図参照。その
動作は上記と同様。）がタイミング信号をDMAC
２へ転送する。このタイミング信号を受けた
DMAC２は次のデスクリプタのチエーンまでに
アイドル時間を設定する。そして、DMAC２は
次のフレームに乗せるデータを上述と同様なチエ
ーンされたデスクリプタの索引の下でメモリ３か
らDLC４へ転送し、DLC４は次のフレームを通
信回線５へ伝送する。

上述のタイミング信号はフレームが伝送される
都度発生されるから、フレーム間には所定のアイ
ドル時間が設定される。又、伝送データがない場
合にも、その旨を表すフレームについても発生さ
れ、そのフレーム間にもアイドル時間は設定され
る。

このようなタイミング信号の発生にCPU１′は
全く関知しない。ただし、データを含むフレーム
が転送される都度、転送フレーム数のCPU１′に
よる認識のためタイミング信号に応答して
DMAC２からCPU１フレーム伝送終了信号が送
られる。

〔発明の効果〕

以上述べたように本発明によれば、アイドル時
間の設定はプロセツサではなく、データリンク制
御装置へのデータ転送のためのハード系で行なわ
れ得るようにしたので、プロセツサはそのための
負担をする必要がなくなる。従つて、そのための
プログラムは必要でなくなる。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図は本
発明の一実施例を示す図、第３図は第２図実施例
の説明フローチヤート、第４図はタイマー構成
図、第５図は本発明の他の実施例を示す図、第６
図は第５図実施例の説明フローチヤート、第７図
は１つの従来装置例を示す図、第８図は第７図装
置の説明フローチヤート、第９図は他の従来装置
例を示す図、第１０図は第９図装置の説明フロー
チヤート、第１１図は信号形式を示す図、第１２
図は交換機の各々に第７図又は第９図装置を設け
た例を示す図、第１３図はPSCと対向する交換機
に第７図又は第９図装置を設けた例を示す図であ
る。 第１図，第２図及び第５図において、１はプロ
セツサ（CPU１′）、２は直接メモリアクセス制
御装置、３はメモリ、４はデータリンク制御装
置、５は通信回線、６はタイミング回路（タイマ
ー６′）である。

Claims (1)

1. 【特許請求の範囲】 １ プロセツサ１の制御の下に直接メモリアクセ
   ス制御装置２を介してメモリ３のデータをデータ
   リンク制御装置４にDMA転送し、前記データを
   含む通信情報単位をデータリンク制御装置４から
   通信回線５に伝送する装置において、 前記通信情報単位の間に所定アイドル時間を与
   えるためのタイミング信号を前記通信情報単位の
   伝送終了後所定時間経過したときに発生するタイ
   ミング回路６を前記データリンク制御装置４に設
   け、 前記直接メモリアクセス制御装置２、又は前記
   プロセツサ１は、前記タイミング信号受信後前記
   メモリ３から前記データリンク制御装置４へ
   DMA転送を開始することを特徴とする通信情報
   伝送制御方式。