JPS6362436A - 通信情報伝送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 メモリのデータを通信回線に伝送したいときプロセッサ
の制御の下にある直接メモリアクセス制御装面を介して
そのメモリデータをデータリンク制御装置に転送する。

そのデータを含む通信情報単位（フレーム）を通信回線
に伝送し、前記メモリデータのない場合にはデータを含
まない通信情報単位を伝送するデータリンク制御装置に
、通信情報単位間に所定アイドル期間を与えるためのタ
イミング信号の発生回路を設け、該タイミング信号に応
答してメモリからデータリンク制御装置へのデータ転送
のための系をして所定アイドル期間を通信情報単位間に
設定せしめてプロセッサの負担の軽減等を図った。

〔産業上の利用分野〕

本発明は通信情報伝送制御方式に関し、更に詳しく言え
ば通信回線に伝送される通信情報単位間に設定されるア
イドル期間の設定を改善した通信情報伝送制御方式に関
する。

データ通信システムにおけるその交換機間或いは交換機
とこれに接続される端末制御装置との間等においては成
る規約に則ってデータの授受が行なわれるように構成さ
れている。前記２者間において首尾よくデータ伝送を為
し得るようにすることが必要である。例えば、その双方
の処理速度がほぼ等しい場合には、第１１図の（Ａ）に
示すように伝送される情報単位（例えば、ＨＤＬＣのフ
レーム）間にアイドル時間を設定する必要はないが、そ
のバランスが崩れる場合には、処理速度の遅い方が隘路
となって首尾よいデータ伝送を為し得なくなる。これを
回避する手段として、伝送される情報単位間にアイドル
時間を設定することが行なわれている。

〔従来の技術〕

従来のディジタル交換機におけるＣＣＩＴＴ勧告による
隘７信号方式での共通線信号装置（Ｃ３Ｅ）の構成は第
７図及び第９図に示す如きものである。第１２図及び第
１３図は夫々、交換機間及び交換機とＰ　Ｓ　Ｃ（Ｐｏ
ｓｉｔｉｏｎ　Ｓｙｓｔｅｍ　Ｃｏｎｔｒｏｌ）との間
に共通線信号装置を設けた例を示す。

第７図に示す共通線信号装置は次のように動作する。メ
モリ３のデータを通信回線５上に伝送しようとするとき
ｃｐｕｉ’　の制御の下にあるＤＭＡＣ（直接メモリア
クセス制御装置）２にフレーム転送語数を設定しく第８
図の３１）その起動を行なう　（第８図の３２）。これ
により、メモリ３からフレーム転送語数のデータがＤＭ
ＡＣ２の制御の下にＤＬＣ（データリンク制御装置）４
°に転送される。ＤＬＣ４’　はそのデータを含むフレ
ーム（例えば、ＨＤＬＣのフレーム）を通信回線５に伝
送する。このフレームが伝送されると、ＤＬＣ４’　は
次のデータのメモリ３からＤＬＣ４’への転送を生じさ
せてもよい旨の終了メツセージ（割込み）をＣＰＵＩ”
へ送る。ＣＰＵＩ’　はその終了メツセージを受は取る
と（第８図の３３）、プログラムで今伝送されたフレー
ムと次に伝送されるフレームとの間に受信側で必要とす
るアイドル時間（第１１図の（Ｂ）参照）を設定する（
第８図の３４）。このアイドル時間が設定され得る時刻
にｃｐｕ　ｔ’　は次に伝送されるフレームに乗せたい
データがあれば（第８図の８５のＹＥＳ）、ＣＰＵの制
御はステップＳｌへ戻り、上述と同様にしてそのデータ
は、メモリ３からＤＬＣ４’　へ転送され、ＤＬＣ４’
からそのフレームが伝送されるようにする。このような
動作が順次に繰り返して生ぜしめられ、伝送したいデー
タがなくなると、データを含まないフレームが伝送され
る。

第９図に示す共通線信号装置もフレーノ、間にアイドル
時間を設定するという点については第７図に示す共通線
信号装置と同じである。第９図装置はデスクリプタチェ
イニング（ｄｅｓｃｒｉｐｔｏｒ　ｃｈａｉｎｉｎｇ）
を用いている。つまり、メモリ３のデスクリプタに転送
語数を設定しく第１０図のＳｌ）、ＤＭＡＣ２がそのチ
ェイニングを為しく第１０図の３２）、デスクリプタ内
のネクス）・デスクリプタフィールドの内容から次のデ
スクリプタを順次に見つけながらメモリ３からＤＭＡＣ
２を介してＤＬＣ４’　へデータを転送し、そのデータ
をフレームに乗せてＤＬＣ４”から通信回線５へ伝送す
る。

そして、そのフレームが伝送されると、ＤＭＡ　Ｃ２か
らＣＰＵ　１°へ割込みをかけ（第１Ｏ図の８３）、こ
の割込みにＣＰＵＩ’が応答すると、ＣＰＵＩ″はプロ
グラムでフレーム間にアイドル時間を設定する。

〔発明が解決しようとする問題点〕

この従来のいずれの共通線信号装置も、フレーム間に設
定されるアイドル時間をＣＰＵＩ’　で走るその時間設
定用プログラムで行なうようにしている。そのため、そ
のプログラムの実行を管理しなければならないだけ、Ｃ
ＰＵの負担は増大し、データ処理上不都合を来す。その
不都合を生じないようにしようとすれば、それだけ高速
のＣＰＵを設けねばならない。又、この装置ではそのた
めにのみ必要とするプログラムを用意しておかなければ
ならない。

本発明は、斯かる問題点に鑑みて創作されたもので、プ
ロセッサの負担の軽減を図りアイドル時間設定用プログ
ラムを不要とする通信情報伝送制御装置を提供すること
を目的とする。

Ｃ問題点を解決するための手段〕 第１図は本発明の原理ブロック図を示す。本発明は、図
に示すように、プロセッサ１の制御の下に直接メモリア
クセス制御装置２を介してメモリ３のデータをデータリ
ンク制御装置４に転送し、前記データを含む通信情報単
位をデータリンク制御装置４から通信回線５に伝送する
装置において、前記通信情報単位間に所定アイドル時間
を与えるためのタイミング信号を発生するタイミング回
路６をデータリンク制御装置４に設け、該タイミング信
号に応答してメモリ３からデータリンク制御装置４への
データ転送のための系をして前記所定アイドル時間を前
記通信情報単位間に設定する通信情報伝送制御方式を構
成したものである。

〔作　用〕

メモリ３のデータを通信回線５に伝送せんとするとき、
そのデータはプロセッサ１の制御の下に直接メモリアク
セス制御装置ｉ！２２を介してメモリ３からデータリン
ク制御装置４へ転送される。そのデータを含む通信情報
単位が通信回線５に伝送されると、タイミング信号がタ
イミング回路６から直接メモリアクセス制御装置２又は
プロセッサ１へ次のデータのメモリ３からデータリンク
制御装置４への転送合図として転送される。このタイミ
ング信号は通信情報単位が通信回線５に伝送される都度
発生される。

上記タイミング信号によって通信回線５に伝送される通
信情報単位間に所定アイドル時間が設定される。このア
イドル時間の設定に少しもプロセッサは関与しない。そ
のためのプログラムも必要としない。

〔実施例〕

第２図は本発明の一実施例を示す。この実施例は第１２
図及び第１３図と同様のシステム環境での実施例を示す
。そして、この実施例の構成要素のうち第１図に対応す
るものには同一の参照番号乃至これにダッシュを付して
その参照に供する。

ｌｏはＣＰＵ、２はＤＭＡＣ（直接メモリアクセス制御
装置）、３はメモリ、４′はＤＬＣ（データリンク制御
装置）、５は通信回線、６°はタイマー、７はバスであ
る。

メモリ３のデータを通信回線５上に伝送しようとすると
きＣＰＵＩの制御の下にＤＭＡＣ２にフレーム転送語数
を設定しく第３図の８１）、その起動を行なう（第３図
の３２）。メモリ３がらフレーム転送語数のデータがＤ
ＭＡＣ２の制御の下にＤＬＣ４”に転送される。ＤＬＣ
４゛はそのデータｌ−むフレーム（例えば、ＨＤＬｃの
フレーム）を通信回線５に伝送する。その終了時にタイ
マー６゛　（第４図参照）が起動される。つまり、初期
値ランチ２０のデータ（アイドル時間設定データ）がタ
イミングラッチ２２に設定される。そして、システムク
ロック毎に減算器２４で１単位ずつ引算され、零検出が
零検出器２６で為される。

零に至っていないときその値はタイミングランチ２２に
戻されて同じ処理過程が反復される。そして、零検出が
あったとき、フレーム送出終了信号（タイミング信号）
がＣＰＵＩ’への割込みとして用いられ、これに応答す
るＣＰＵＩ“　（第３図の３３）は次に伝送されるフレ
ームに乗せたいデータがあれば（第３図の３４（７）Ｙ
ＥＳ）　、ＣＰＵ１′の制御は第３図のステップｓ１へ
戻り、上述と同様にしてそのデータは、メモリ３からＤ
ＬＣ４゛へ転送され、フレームに乗せられて通信回線５
へ伝送される。

上述のタイミング信号はフレームが伝送される都度発生
されるから、フレーム間に所定のアイドル時間が設定さ
れる。又、伝送データがない場合にも、その旨を表すフ
レームについても発生されてフレーム間にアイドル時間
が設定される。

このようなタイミング信号の発生にｃｐｕｉ’は何ら関
知しない。それだけ、ＣＰＵＩｏの負担軽減になるし、
そのプロゲラ°ムも必要としない。

第５図は本発明の他の実施例を示す。この実施例も第１
２図及び第１３図と同様のシステム環境での実施例を示
す。そして、この実施例の構成要素のうち第１図に対応
するものには同一の参照番号乃至これにダッシュを付し
てその参照に供する。

即ち、１゛はＣＰＵ、２はＤＭＡＣ（直接メモリアクセ
ス制御装置）、３はメモリ、４゛はＤＬＣ（データリン
ク制御装置！ｉ）　、５は通信回線、６゛はタイマー、
７はバスである。

この実施例における動作を説明すると、次の通りである
。

通信回線５にメモリ３のデータを伝送しようとするとき
、ＣＰＵ１°　はメモリ３のデスクリプタに転送語数を
設定しく第６図のＳｌ）　、ＤＭＡＣ２がそのチェイニ
ングを為しく第６図の５２）、デスクリプタ内のネクス
トデスクリプタフィールドの内容から次のデスクリプタ
を順次に見つけながらメモリ３からＤＭＡＣ２を介して
ＤＬＣ４″へデータを転送する。ＤＬＣ４は受信したデ
ータを、例えばＨＤ　Ｌ　Ｃ形式におけるフレーム（通
信情報単位例）に乗せて通信回線５へ伝送する。この伝
送から次のフレームとの間に所定のアイドル時間を設定
し得る時刻にタイマー６゛　（第４図参照。その動作は
上記と同様。）がタイミング信号をＤＭＡＣ２へ転送す
る。このタイミング信号を受けたＤＭＡＣ２は次のデス
クリプタのチェーンまでにアイドル時間を設定する。そ
して、ＤＭＡＣ２は次のフレームに乗せるデータを上述
と同様なチェーンされたデスクリプタの索引の下でメモ
リ３からＤＬＣ４へ転送し、ＤＬＣ４は次のフレームを
通信回線５へ伝送する。

上述のタイミング信号はフレームが伝送される都度発生
されるから、フレーム間には所定のアイドル時間が設定
される。又、伝送データがない場合にも、その旨を表す
フレームについても発生され、そのフレーム間にもアイ
ドル時間は設定される。

このようなタイミング信号の発生にＣＰＵＩ’は全く関
知しない。ただし、データを含むフレームが転送される
都度、転送フレーム数のＣＰＵＩ’による認識のためタ
イミング信号に応答してＤＭＡＣ２からＣＰＵＩヘフレ
ーム伝送終了信号が送られる。

〔発明の効果〕

以上述べたように本発明によれば、アイドル時間の設定
はプロセッサではなく、データリンク制御装置へのデー
タ転送のためのハード系で行なわれ得るようにしたので
、プロセッサはそのための負担をする必要がなくなる。

従って、そのためのプログラムは必要でなくなる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図は第２図実施例の説明フローチャート、第４図は
タイマー構成図、 第５図は本発明の他の実施例を示す図、第６図は第５図
実施例の説明フローチャート、第７図は１つの従来装置
例を示す図、 第８図は第７図装置の説明フローチャート、第９図は他
の従来装置例を示す図、 第１０図は第９図装置の説明フローチャート、第１１図
は信号形式を示す図、 第１２図は交換機の各々に第７図又は第９図装置を設け
た例を示す図、 第１３図はｐｓｃと対向する交換機に第７図又は第９図
装置を設けた例を示す図である。 第１図、第２図゛及び第５図において、１はプロセッサ
ｃｃｐｕｔ°）、 ２は直接メモリアクセス制御装置、 ３はメモリ、 ４はデータリンク制御装置、 ５は通信回線、 ６はタイミング回路（タイマー６°）である。 本発明の所、工監フ゛ロヅ７図 第１図 本発明の一寛猥イグリ 第２図 第λ図隻先例のλ地間フローチャート ９イマー檄八図 第４図 イカＬ来、のイ色号Ｆｌ’ｉ：Ｓ　　イエＪ第１１図 第５図 第５（￥ｌ］莢７ＪｆＬ４う′］の乙之明フローチャー
ト第６図 １つの従東皮置イラ゛］ 第７図 第７閏窺見４ヂ１の児明フｏ−ｆｒヤー［第８図 イ乞のイ走ξ及１４７］ 第９図 第９０読１４刊０藪明フ口−ヂャーヒ 第！Ｏ図

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１）の制御の下に直接メモリアクセス制御
   装置（２）を介してメモリ（３）のデータをデータリン
   ク制御装置（４）に転送し、前記データを含む通信情報
   単位をデータリンク制御装置（４）から通信回線（５）
   に伝送する装置において、 前記通信情報単位間に所定アイドル時間を与えるための
   タイミング信号を発生するタイミング回路（６）をデー
   タリンク制御装置（４）に設け、前記タイミング信号に
   応答してメモリ（３）からデータリンク制御装置（４）
   へのデータ転送のための系をして前記所定アイドル時間
   を前記通信情報単位間に設定せしめることを特徴とする
   通信情報伝送制御方式。