JPH03278643A - パケット交換装置 - Google Patents
パケット交換装置Info
- Publication number
- JPH03278643A JPH03278643A JP2079316A JP7931690A JPH03278643A JP H03278643 A JPH03278643 A JP H03278643A JP 2079316 A JP2079316 A JP 2079316A JP 7931690 A JP7931690 A JP 7931690A JP H03278643 A JPH03278643 A JP H03278643A
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- JP
- Japan
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- packet
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- memory
- switching device
- packet switching
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- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 3
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- RDJLIBMVLWBMKX-UHFFFAOYSA-N 1-(3,4-dihydro-2h-chromen-2-ylmethyl)piperidine Chemical compound C1CC2=CC=CC=C2OC1CN1CCCCC1 RDJLIBMVLWBMKX-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパケット交換装置に関し、特にパケット長を交
換して送受信するパケット交換装置に関する。
換して送受信するパケット交換装置に関する。
従来のパケット交換装置は、第４図のブロック図に示す
ように回線側から送られるデータをレイヤ２制御回路（
以下Ｌ２ＣＴＬと記す）］３で受信しメモリ１５に蓄積
する。中央処理装置（以下ＣＰＵと記す）１０は、メモ
リ１５に蓄積した受信データのヘッダ部を解析し、デー
タパケットならＢＵＳ側から直接アクセスできるメモリ
１７に転送を行なう。このとき、メモリ１５へのＬ２Ｃ
ＴＬ１３とＣＰＵ１６との競合制御をデュアル・ボート
・メモリ・コントローラ（以下ＰＰＭＣと記す）１４で
行なっている。メモリ１７に転送されたデータパケット
は、行き先のデータ端末が収容されているパケット交換
装置２６のメモリ２４にバスを介して転送される。この
時パケット交換装置２６に収容されているデータ端末が
受信できる最大のデータパケット長より長いパケットが
転送された場合、パケット交換装置２６内でメモリ２４
からメモリ２２に転送されるとき、パケットをデータ端
末が受信できる大きさに区切って、メモリ２２上の送信
バッファとし、Ｌ２ＣＴＬ２０により複数のデータパケ
ットとして端末に転送する。
ように回線側から送られるデータをレイヤ２制御回路（
以下Ｌ２ＣＴＬと記す）］３で受信しメモリ１５に蓄積
する。中央処理装置（以下ＣＰＵと記す）１０は、メモ
リ１５に蓄積した受信データのヘッダ部を解析し、デー
タパケットならＢＵＳ側から直接アクセスできるメモリ
１７に転送を行なう。このとき、メモリ１５へのＬ２Ｃ
ＴＬ１３とＣＰＵ１６との競合制御をデュアル・ボート
・メモリ・コントローラ（以下ＰＰＭＣと記す）１４で
行なっている。メモリ１７に転送されたデータパケット
は、行き先のデータ端末が収容されているパケット交換
装置２６のメモリ２４にバスを介して転送される。この
時パケット交換装置２６に収容されているデータ端末が
受信できる最大のデータパケット長より長いパケットが
転送された場合、パケット交換装置２６内でメモリ２４
からメモリ２２に転送されるとき、パケットをデータ端
末が受信できる大きさに区切って、メモリ２２上の送信
バッファとし、Ｌ２ＣＴＬ２０により複数のデータパケ
ットとして端末に転送する。
上述した従来のパケット交換装置では、−度受信したデ
ータパケットを各パケット交換装置が収容するデータ端
末が受信できる長さのパケット長に変換する際、二つの
メモリ上で大量のデータのコピーを必要としていた。こ
のためパケットの処理時間としては、交換制御やフロー
制御のための処理時間より物理的なメモリのコピーの時
間が多くなり、さらにメモリのアクセスがデータのコピ
ー中は行なえないことにより、パケット交換処理を高速
に行なえないという問題点がある。
ータパケットを各パケット交換装置が収容するデータ端
末が受信できる長さのパケット長に変換する際、二つの
メモリ上で大量のデータのコピーを必要としていた。こ
のためパケットの処理時間としては、交換制御やフロー
制御のための処理時間より物理的なメモリのコピーの時
間が多くなり、さらにメモリのアクセスがデータのコピ
ー中は行なえないことにより、パケット交換処理を高速
に行なえないという問題点がある。
〔課題を解決するための手段〕
本発明のパケット交換装置は、ＣＣＩＴＴ勧告２５ある
いはＸ７５のレイヤ２の終端を行ないかつ１つの情報フ
レームを受信する際予め定めてある特定のデータ長に区
切ってメモリ上に蓄積することと前記メモリ上の複数の
エリアにまたがって蓄積されたデータをまとめて１つの
情報フレームとして送信することが可能なレイヤ２制御
回路と、バスに接続されているパケット交換装置間のデ
ータの送受信を制御するバスインタフェース回路と、パ
ケットのヘッダ部の書き替えと前記パケットの転送先の
指示と前記パケットの流れとを制御する中央処理装置と
、前記メモリに対する前記レイヤ２制御回路と前記バス
インタフェース回路と前記中央処理装置との競合制御を
行なっているトリプル・ポート・メモリコントローラと
を備える構成である。
いはＸ７５のレイヤ２の終端を行ないかつ１つの情報フ
レームを受信する際予め定めてある特定のデータ長に区
切ってメモリ上に蓄積することと前記メモリ上の複数の
エリアにまたがって蓄積されたデータをまとめて１つの
情報フレームとして送信することが可能なレイヤ２制御
回路と、バスに接続されているパケット交換装置間のデ
ータの送受信を制御するバスインタフェース回路と、パ
ケットのヘッダ部の書き替えと前記パケットの転送先の
指示と前記パケットの流れとを制御する中央処理装置と
、前記メモリに対する前記レイヤ２制御回路と前記バス
インタフェース回路と前記中央処理装置との競合制御を
行なっているトリプル・ポート・メモリコントローラと
を備える構成である。
第１図は本発明の一実施例のブロック図である。
Ｌ２ＣＴＬ１，７はデータ端末から情報フレームを受信
し、予め定めてある特定のデータ長に区切ってメモリ３
，９に蓄積し、メモリ３．９から読出した複数のデータ
をまとめて一つの情報フレームとしてデータ端末に送信
する機能を持つ、メモリ３，９はパケット交換装置６，
１２間のデータの送受信を制御するバスインタフェース
回路（以下ＢＩＵと記す）４．１０と、パケットのヘッ
ダ部の書き替えとこのパケットの転送先の指示とこのパ
ケットの流れを制御するＣＰｔＪ２，８とから制御を受
け、Ｌ２ＣＴＬ１，７とＣＰＵ２，８とＢＩｔＪ４，１
０との競合制御を行なうトリプル・ポート・メモリコン
トローラ（以下ＴＰＭＣと記す）５．１１からの指示に
従って動作する。
し、予め定めてある特定のデータ長に区切ってメモリ３
，９に蓄積し、メモリ３．９から読出した複数のデータ
をまとめて一つの情報フレームとしてデータ端末に送信
する機能を持つ、メモリ３，９はパケット交換装置６，
１２間のデータの送受信を制御するバスインタフェース
回路（以下ＢＩＵと記す）４．１０と、パケットのヘッ
ダ部の書き替えとこのパケットの転送先の指示とこのパ
ケットの流れを制御するＣＰｔＪ２，８とから制御を受
け、Ｌ２ＣＴＬ１，７とＣＰＵ２，８とＢＩｔＪ４，１
０との競合制御を行なうトリプル・ポート・メモリコン
トローラ（以下ＴＰＭＣと記す）５．１１からの指示に
従って動作する。
次に動作について説明する。
回線側からデータパケット入って来るとパケット交換装
置６として、サポートする最少のパケット長に区分し、
レイヤ２制御回路１がメモリ上に蓄積する。このとき、
パケットのヘッダ部を書き込める分のスペースをあけて
おく。次にＢＩＵ４はＣＰＵ２の指令によりメモリ３の
バッファの内容を、転送先のパケット交換装置１２のメ
モリ９に転送する。パケット交換装置１２に収容されて
いるデータ端末が転送元のデータパケット長を受信でき
るのであれば、ＣＰＵ８は各バッファの内容を１つのフ
レームとして送信するようＬ２ＣＴＬ７に命令する。ま
た転送元のデータ長では受信できない場合は、あらかじ
めあけておいた部分にデータパケットのヘッダ部を書き
込むことにより、１個のパケットを複数の短かいパケッ
トとして送信する。この複数のパケットが端末側で受信
されたなら、パケット交換装置１２上のバッファを解放
してパケット交換装置６に対して１個のパケットの応答
がとれたことを知らせる。またこれとは逆にパケット交
換装置１２に入ってきた複数のパケットを、効率よく１
個のパケットとしてパケット交換装置１２から送出する
ことも可能である。
置６として、サポートする最少のパケット長に区分し、
レイヤ２制御回路１がメモリ上に蓄積する。このとき、
パケットのヘッダ部を書き込める分のスペースをあけて
おく。次にＢＩＵ４はＣＰＵ２の指令によりメモリ３の
バッファの内容を、転送先のパケット交換装置１２のメ
モリ９に転送する。パケット交換装置１２に収容されて
いるデータ端末が転送元のデータパケット長を受信でき
るのであれば、ＣＰＵ８は各バッファの内容を１つのフ
レームとして送信するようＬ２ＣＴＬ７に命令する。ま
た転送元のデータ長では受信できない場合は、あらかじ
めあけておいた部分にデータパケットのヘッダ部を書き
込むことにより、１個のパケットを複数の短かいパケッ
トとして送信する。この複数のパケットが端末側で受信
されたなら、パケット交換装置１２上のバッファを解放
してパケット交換装置６に対して１個のパケットの応答
がとれたことを知らせる。またこれとは逆にパケット交
換装置１２に入ってきた複数のパケットを、効率よく１
個のパケットとしてパケット交換装置１２から送出する
ことも可能である。
第２図はパケット長交換を行なう方法を説明するための
説明図である０回線（ａ）から長バケツト（Ａ）を受信
すると、パケット交換装置（Ａ）内部では最少単位のパ
ケット長に対応した長さをもつブロックにスライスされ
て蓄積される。このスライスされたブロックを単位とし
てバスを介してパケット交換装置ｆｆ（Ｂ）のバッファ
に転送する。
説明図である０回線（ａ）から長バケツト（Ａ）を受信
すると、パケット交換装置（Ａ）内部では最少単位のパ
ケット長に対応した長さをもつブロックにスライスされ
て蓄積される。このスライスされたブロックを単位とし
てバスを介してパケット交換装置ｆｆ（Ｂ）のバッファ
に転送する。
パケット交換装置（Ｂ）では短パケット（Ｂ１゜Ｂ２．
Ｂ３）として３つのパケットを送出する。
Ｂ３）として３つのパケットを送出する。
また逆に、回線（ｂ）から短パケットを複数受信してパ
ケット交換装置（Ａ）で回線（ａ＞に送出する時データ
をチェーンして一つの長パケットとして送信する。
ケット交換装置（Ａ）で回線（ａ＞に送出する時データ
をチェーンして一つの長パケットとして送信する。
第３図は前述の説明に対応する長短のデータパケットの
フォーマット図て゛あって、それぞれ（ａ）は長データ
パケット、（ｂ）は短データパケットを示す。
フォーマット図て゛あって、それぞれ（ａ）は長データ
パケット、（ｂ）は短データパケットを示す。
以上説明したように本発明は、回線側から入ってきたデ
ータパケットをパケット交換装置の収容しているデータ
端末の最少パケット長に区切って１ブロツクとして共通
にもつことで、パケット長変更処理において、データパ
ケットを分割する必要がなくなり、異なるデータ長をサ
ポートしている端末どうしも、接続できるパケット長変
換サービスがパケット交換処理的能力を低下させること
なく行なえる効果がある。
ータパケットをパケット交換装置の収容しているデータ
端末の最少パケット長に区切って１ブロツクとして共通
にもつことで、パケット長変更処理において、データパ
ケットを分割する必要がなくなり、異なるデータ長をサ
ポートしている端末どうしも、接続できるパケット長変
換サービスがパケット交換処理的能力を低下させること
なく行なえる効果がある。
第１図は本発明のパケット交換装置の一実施例のブロッ
ク図、第２図はパケット長変換を行なう方法を説明する
ための説明図、第３図は長短のデータパケットのフォー
マット図、第４図は従来のパケット交換装置のブロック
図である。 １．７・・・レイヤ２制御回路（Ｌ２ＣＴＬ）、２１０
・・・中央処理装置（ＣＰＵ） 、３．１１・・・メモ
リ、４，１２・・・バス・インタフェース回路（ＢＩＵ
）、５・・・トリプル・ポート・メモリコントローラ（
ＴＰＭＣ）、６．１３・・・パケット交換装置。
ク図、第２図はパケット長変換を行なう方法を説明する
ための説明図、第３図は長短のデータパケットのフォー
マット図、第４図は従来のパケット交換装置のブロック
図である。 １．７・・・レイヤ２制御回路（Ｌ２ＣＴＬ）、２１０
・・・中央処理装置（ＣＰＵ） 、３．１１・・・メモ
リ、４，１２・・・バス・インタフェース回路（ＢＩＵ
）、５・・・トリプル・ポート・メモリコントローラ（
ＴＰＭＣ）、６．１３・・・パケット交換装置。
Claims (1)
- ＣＣＩＴＴ勧告２５あるいはＸ７５のレイヤ２の終端を
行ないかつ１つの情報フレームを受信する際予め定めて
ある特定のデータ長に区切ってメモリ上に蓄積すること
と前記メモリ上の複数のエリアにまたがって蓄積された
データをまとめて１つの情報フレームとして送信するこ
とが可能なレイヤ２制御回路と、バスに接続されている
パケット交換装置間のデータの送受信を制御するバスイ
ンタフェース回路と、パケットのヘッダ部の書き替えと
前記パケットの転送先の指示と前記パケットの流れとを
制御する中央処理装置と、前記メモリに対する前記レイ
ヤ２制御回路と前記バスインタフェース回路と前記中央
処理装置との競合制御を行なっているトリプル・ポート
・メモリコントローラとを備えることを特徴とするパケ
ット交換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079316A JPH03278643A (ja) | 1990-03-28 | 1990-03-28 | パケット交換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079316A JPH03278643A (ja) | 1990-03-28 | 1990-03-28 | パケット交換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03278643A true JPH03278643A (ja) | 1991-12-10 |
Family
ID=13686465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079316A Pending JPH03278643A (ja) | 1990-03-28 | 1990-03-28 | パケット交換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03278643A (ja) |
-
1990
- 1990-03-28 JP JP2079316A patent/JPH03278643A/ja active Pending
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