JP3233470B2 - コンピュータシステム - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、記憶装置に語単位のラ
ンダムアクセスと複数バイトのブロックアクセスとを行
うことのできるコンピュータシステムに関するものであ
る。
ンダムアクセスと複数バイトのブロックアクセスとを行
うことのできるコンピュータシステムに関するものであ
る。
【０００２】
【従来の技術】従来、外部入出力装置より多量のデータ
を入出力するコンピュータシステムでは、１本のバスに
CPU （中央処理装置）、ランダムアクセスメモリ、大容
量の直接アクセス記憶装置、外部入出力装置および直接
記憶アクセス(DMA) コントローラが接続され、外部入出
力機器がDMA コントローラより記憶装置にアクセスして
中央処理装置を介さずに多量のデータを書き込み、また
は読み出して中央処理装置の負担を軽減させていた。
を入出力するコンピュータシステムでは、１本のバスに
CPU （中央処理装置）、ランダムアクセスメモリ、大容
量の直接アクセス記憶装置、外部入出力装置および直接
記憶アクセス(DMA) コントローラが接続され、外部入出
力機器がDMA コントローラより記憶装置にアクセスして
中央処理装置を介さずに多量のデータを書き込み、また
は読み出して中央処理装置の負担を軽減させていた。
【０００３】
【発明が解決しようとする課題】このような方式では、
１本のバスに中央処理装置、ディスク装置、外部入出力
装置などの複数のデバイスが接続されている。そこで、
この方式をマルチメディア通信システムの画像サービス
端末装置などのリアルタイム処理に適用すると、外部入
出力機器がディスク装置を使用中に中央処理装置が同様
に多量のデータを読み出してオンラインリアルタイム処
理を行う場合に、バスがDMA コントローラに占有されて
いてディスク装置へのアクセスができなくなることがあ
った。
１本のバスに中央処理装置、ディスク装置、外部入出力
装置などの複数のデバイスが接続されている。そこで、
この方式をマルチメディア通信システムの画像サービス
端末装置などのリアルタイム処理に適用すると、外部入
出力機器がディスク装置を使用中に中央処理装置が同様
に多量のデータを読み出してオンラインリアルタイム処
理を行う場合に、バスがDMA コントローラに占有されて
いてディスク装置へのアクセスができなくなることがあ
った。
【０００４】これを避けるために、バスをサイクルスチ
ールで使用する方法があった。しかしこの方法では、中
央処理装置がDMA コントローラのアクセスの間隙にディ
スク装置にアクセスするので、中央処理装置はアクセス
に時間がかかり、見掛け上、リアルタイム処理が停止し
たようになるという欠点があった。
ールで使用する方法があった。しかしこの方法では、中
央処理装置がDMA コントローラのアクセスの間隙にディ
スク装置にアクセスするので、中央処理装置はアクセス
に時間がかかり、見掛け上、リアルタイム処理が停止し
たようになるという欠点があった。
【０００５】本発明はこのような従来技術の欠点を解消
し、中央処理装置と外部入出力機器が同時に記憶装置よ
り多量のデータを高速度で読み書きできるコンピュータ
システムを提供することを目的とする。
し、中央処理装置と外部入出力機器が同時に記憶装置よ
り多量のデータを高速度で読み書きできるコンピュータ
システムを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によるコンピュー
タシステムは、語単位のデータおよび複数バイトよりな
るブロックデータを入出力する入出力ポート手段、およ
びブロックデータをバイト単位で転送する出力ポート手
段を備え入力データを記憶する記憶手段と、入出力ポー
ト手段に接続され、ブロックデータが転送される第１の
接続路と、出力ポート手段に接続され、ブロックデータ
が転送される第２の接続路と、第１の接続路よりデータ
の入出力要求およびアドレスを記憶手段に送出し、第１
の接続路より語のデータを入出力し、第１の接続路より
ブロックデータを入力する制御手段と、ブロックデータ
を入力するデータ入出力手段と、出力ポート手段に接続
され、第２の接続路と第１の接続路を接続する第１の経
路、および第２の接続路とデータ入出力手段とを接続す
る第２の経路を選択的に設定する転送経路選択手段と、
データ入出力手段よりブロックデータの転送要求および
データのアドレスを記憶手段に伝達し、転送経路選択手
段に第２の経路の選択を指示するブロックデータ転送制
御手段と、制御手段よりの転送要求をブロックデータ転
送制御手段に伝達し、転送経路選択手段に第１の経路の
選択を指示する接続路制御手段とを具備する。
タシステムは、語単位のデータおよび複数バイトよりな
るブロックデータを入出力する入出力ポート手段、およ
びブロックデータをバイト単位で転送する出力ポート手
段を備え入力データを記憶する記憶手段と、入出力ポー
ト手段に接続され、ブロックデータが転送される第１の
接続路と、出力ポート手段に接続され、ブロックデータ
が転送される第２の接続路と、第１の接続路よりデータ
の入出力要求およびアドレスを記憶手段に送出し、第１
の接続路より語のデータを入出力し、第１の接続路より
ブロックデータを入力する制御手段と、ブロックデータ
を入力するデータ入出力手段と、出力ポート手段に接続
され、第２の接続路と第１の接続路を接続する第１の経
路、および第２の接続路とデータ入出力手段とを接続す
る第２の経路を選択的に設定する転送経路選択手段と、
データ入出力手段よりブロックデータの転送要求および
データのアドレスを記憶手段に伝達し、転送経路選択手
段に第２の経路の選択を指示するブロックデータ転送制
御手段と、制御手段よりの転送要求をブロックデータ転
送制御手段に伝達し、転送経路選択手段に第１の経路の
選択を指示する接続路制御手段とを具備する。
【０００７】なお、本明細書において用語「語」は、と
くに区別する場合を除き、バイトを含む広義に解釈する
ものとする。
くに区別する場合を除き、バイトを含む広義に解釈する
ものとする。
【０００８】
【作用】本発明によれば、CPU はCPU バスよりローカル
メモリにランダムアクセスポートよりアクセスして語単
位のデータを読み出し、または書き込む。また、転送カ
ウンタに複数バイトよりなるブロックデータのアドレス
をセットしてブロックデータをローカルメモリに書き込
む。外部入出力機器は、メモリコントローラの制御によ
り、IOデバイス、CPU バスセレクタ、IOデバイスバスを
介してローカルメモリよりブロックデータの転送を受け
る。CPU は、CPU バスコントローラよりメモリコントロ
ーラにブロックデータの転送を要求し、IOデバイスバ
ス、CPU バスセレクタ、CPU バスを介してローカルメモ
リよりブロックデータの転送を受ける。メモリコントロ
ーラは、ブロックデータの転送に際してCPU の転送要求
を外部入出力機器の要求より優先し、バス調停回路は、
CPU バスセレクタに対して、IOデバイスバスをCPU バス
に接続する選択をIOデバイスに接続する選択より優先さ
せるよう指示する。これらの制御により、ローカルメモ
リへのCPU のバイトアクセスと外部入出力機器のブロッ
クデータアクセスを並列に行い、CPU のブロックデータ
アクセスを外部入出力機器より優先させることができ
る。
メモリにランダムアクセスポートよりアクセスして語単
位のデータを読み出し、または書き込む。また、転送カ
ウンタに複数バイトよりなるブロックデータのアドレス
をセットしてブロックデータをローカルメモリに書き込
む。外部入出力機器は、メモリコントローラの制御によ
り、IOデバイス、CPU バスセレクタ、IOデバイスバスを
介してローカルメモリよりブロックデータの転送を受け
る。CPU は、CPU バスコントローラよりメモリコントロ
ーラにブロックデータの転送を要求し、IOデバイスバ
ス、CPU バスセレクタ、CPU バスを介してローカルメモ
リよりブロックデータの転送を受ける。メモリコントロ
ーラは、ブロックデータの転送に際してCPU の転送要求
を外部入出力機器の要求より優先し、バス調停回路は、
CPU バスセレクタに対して、IOデバイスバスをCPU バス
に接続する選択をIOデバイスに接続する選択より優先さ
せるよう指示する。これらの制御により、ローカルメモ
リへのCPU のバイトアクセスと外部入出力機器のブロッ
クデータアクセスを並列に行い、CPU のブロックデータ
アクセスを外部入出力機器より優先させることができ
る。
【０００９】
【実施例】次に添付図面を参照して本発明によるコンピ
ュータシステムの実施例を詳細に説明する。図１は実施
例のコンピュータシステムのブロック図である。このコ
ンピュータシステム10は、例えば、マルチメディア通信
システムの画像、音声、メッセージ端末およびノード装
置などに適用される。ただし、図１では通信システムに
関連する回路は割愛されている。コンピュータシステム
10にはローカルメモリ11が設けられ、これは、例えば画
像処理に使用されるビデオメモリであり、図２のメモリ
12とメモリ13と二つのアクセスポート14、80を有するメ
モリ（VRAM）である。メモリ12は、例えば、64K ビット
の記憶容量のDRAMのチップで構成される複数の3Mビット
のメモリアレイよりなり、ランダムアクセスポート14よ
りアドレスzzにバイト単位のシステムの管理データyyな
どの読み書きが行われる。アドレスｄは256 バイトの整
数倍を１ブロックとするマルチメディアの画像などのブ
ロックデータ１、２、・・・1024 、ａ、ｂなどの領域であ
る。この領域の読出しまたは書込みは、転送カウンタ15
にブロックデータの開始アドレスとブロック数をセット
してシリアルポート80より行われる。ブロックデータの
読出しは、メモリ12がブロックの複数行の同列のビット
をパラレルにメモリ13に転送し、メモリ13は、これをシ
リアルに行方向のバイトデータに変換してシリアルポー
ト80より高速度で出力する。
ュータシステムの実施例を詳細に説明する。図１は実施
例のコンピュータシステムのブロック図である。このコ
ンピュータシステム10は、例えば、マルチメディア通信
システムの画像、音声、メッセージ端末およびノード装
置などに適用される。ただし、図１では通信システムに
関連する回路は割愛されている。コンピュータシステム
10にはローカルメモリ11が設けられ、これは、例えば画
像処理に使用されるビデオメモリであり、図２のメモリ
12とメモリ13と二つのアクセスポート14、80を有するメ
モリ（VRAM）である。メモリ12は、例えば、64K ビット
の記憶容量のDRAMのチップで構成される複数の3Mビット
のメモリアレイよりなり、ランダムアクセスポート14よ
りアドレスzzにバイト単位のシステムの管理データyyな
どの読み書きが行われる。アドレスｄは256 バイトの整
数倍を１ブロックとするマルチメディアの画像などのブ
ロックデータ１、２、・・・1024 、ａ、ｂなどの領域であ
る。この領域の読出しまたは書込みは、転送カウンタ15
にブロックデータの開始アドレスとブロック数をセット
してシリアルポート80より行われる。ブロックデータの
読出しは、メモリ12がブロックの複数行の同列のビット
をパラレルにメモリ13に転送し、メモリ13は、これをシ
リアルに行方向のバイトデータに変換してシリアルポー
ト80より高速度で出力する。
【００１０】図１に戻って、コンピュータシステム10は
CPU バス18を有し、これには、ローカルメモリ11の図２
に示すランダムアクセスポート14および転送カウンタ15
と、中央処理装置(CPU) 17と、CPU 17のプログラムを記
憶するROM 20が互いに接続されている。図２のシリアル
ポート80はIOデバイスバス16に接続されている。これら
のバス18および16を接続するためにCPU バスセレクタ21
が設けられ、これは、バス調停回路23よりの制御信号に
応動して経路27および28を選択的に接続する選択回路で
ある。経路27は、バス82とIOデバイスバス16とを接続
し、経路28はIOデバイスバス16とCPU バス18とを接続す
る。バス82にはIOデバイス25が接続され、IOデバイス25
には外部入出力機器24が接続されている。
CPU バス18を有し、これには、ローカルメモリ11の図２
に示すランダムアクセスポート14および転送カウンタ15
と、中央処理装置(CPU) 17と、CPU 17のプログラムを記
憶するROM 20が互いに接続されている。図２のシリアル
ポート80はIOデバイスバス16に接続されている。これら
のバス18および16を接続するためにCPU バスセレクタ21
が設けられ、これは、バス調停回路23よりの制御信号に
応動して経路27および28を選択的に接続する選択回路で
ある。経路27は、バス82とIOデバイスバス16とを接続
し、経路28はIOデバイスバス16とCPU バス18とを接続す
る。バス82にはIOデバイス25が接続され、IOデバイス25
には外部入出力機器24が接続されている。
【００１１】CPU 17は、例えば、１語２バイト単位で処
理を行うプロセッサである。これは、ROM 20のプログラ
ムを読み出し、ランダムアクセスポート14よりローカル
メモリ11のデータをバイトまたは語単位でアクセスし、
転送カウンタ15にローカルメモリ11のブロックデータの
アドレスを出力してデータの高速度読出しを行う。
理を行うプロセッサである。これは、ROM 20のプログラ
ムを読み出し、ランダムアクセスポート14よりローカル
メモリ11のデータをバイトまたは語単位でアクセスし、
転送カウンタ15にローカルメモリ11のブロックデータの
アドレスを出力してデータの高速度読出しを行う。
【００１２】本装置はまたメモリコントローラ30を有
し、これは、ローカルメモリ11と転送カウンタ15、IOデ
バイス25、CPU バスコントローラ31およびバス調停回路
23と接続され、これらと制御信号を授受してローカルメ
モリ11より経路27および28を介する外部入出力機器24お
よびCPU 17へのブロックデータの高速度読出し（高速転
送）を制御する。CPU 17と接続されているCPU バスコン
トローラ31は、バス調停回路23およびメモリコントロー
ラ30と接続され、CPU 17よりの高速転送命令によりこれ
らの回路に転送制御信号を出力する。バス調停回路23
は、CPU バスコントローラ31およびメモリコントローラ
30よりの信号によりCPU バスセレクタ21の経路27および
28の切替えを制御する。
し、これは、ローカルメモリ11と転送カウンタ15、IOデ
バイス25、CPU バスコントローラ31およびバス調停回路
23と接続され、これらと制御信号を授受してローカルメ
モリ11より経路27および28を介する外部入出力機器24お
よびCPU 17へのブロックデータの高速度読出し（高速転
送）を制御する。CPU 17と接続されているCPU バスコン
トローラ31は、バス調停回路23およびメモリコントロー
ラ30と接続され、CPU 17よりの高速転送命令によりこれ
らの回路に転送制御信号を出力する。バス調停回路23
は、CPU バスコントローラ31およびメモリコントローラ
30よりの信号によりCPU バスセレクタ21の経路27および
28の切替えを制御する。
【００１３】図３に示すコンピュータシステム10の動作
図に示すように、この動作はシステムマスタークロック
50に同期して行われる。期間T1では、外部入出力機器24
が高速転送サイクルｔで1Kバイトのデータを読み出し、
かつCPU 17がアクセスタイム2tでローカルメモリ11にア
クセスする。メモリアクセス調停期間T2では、CPU 17と
外部入出力機器24が交互にメモリアクセスを行う。、ま
た期間T3では、CPU 17と外部入出力機器24のメモリアク
セスの競合が行われる。
図に示すように、この動作はシステムマスタークロック
50に同期して行われる。期間T1では、外部入出力機器24
が高速転送サイクルｔで1Kバイトのデータを読み出し、
かつCPU 17がアクセスタイム2tでローカルメモリ11にア
クセスする。メモリアクセス調停期間T2では、CPU 17と
外部入出力機器24が交互にメモリアクセスを行う。、ま
た期間T3では、CPU 17と外部入出力機器24のメモリアク
セスの競合が行われる。
【００１４】転送期間T1において、IOデバイス25は外部
入出力機器24より転送要求を受けると、IOバス転送要求
信号51をメモリコントローラ30に出力する。メモリコン
トローラ30は、シリアルポートへの転送要求信号52をロ
ーカルメモリ11に出力し、IOデバイス選択要求信号53を
バス調停回路23に出力する。バス調停回路23は制御信号
74をCPU バスセレクタ21に出力し、これに応動してCPU
バスセレクタ21は経路27を選択する。IOデバイス25は、
バス82および経路27を介してIOデバイスバス16と外部入
出力機器24とを接続する。外部入出力機器24は、そのデ
ータレジスタのアドレスxxをIOデバイスバス16のIOデバ
イスアドレスバス54に出力し、データレジスタをIOデバ
イスバス16のIOデバイスデータバス55に接続し、ブロッ
クアドレスおよび転送ブロック数を図示しない信号線に
よりメモリコントローラ30に出力し、メモリコントロー
ラ30を経由してローカルメモリ11の転送カウンタ15に転
送する。ローカルメモリ11は、転送カウンタ15により25
6 バイト単位にデータを読み出し、転送サイクルｔでシ
リアルポート80からIOデバイスデータバス55にデータ１
（図３）を高速転送する。外部入出力機器24は、これを
データレジスタに受信する。メモリコントローラ30は、
ローカルメモリ11がたとえば１K バイトのデータを転送
すると、IOデバイス25に転送受理信号56を出力し、他の
信号52,53 を復旧する。IOデバイス25は、メモリコント
ローラ30より転送受理信号56を受けると、IOバス転送要
求信号51の出力を停止する。IOデバイス25は、次の転送
サイクルt でIOバス転送要求信号51を出力することを繰
り返し、IOデバイスデータバス55にデータ１、２、３、
４、・・・1024-1 の1Kバイトデータおよびデータ1024（図
３）の高速転送が行われる。
入出力機器24より転送要求を受けると、IOバス転送要求
信号51をメモリコントローラ30に出力する。メモリコン
トローラ30は、シリアルポートへの転送要求信号52をロ
ーカルメモリ11に出力し、IOデバイス選択要求信号53を
バス調停回路23に出力する。バス調停回路23は制御信号
74をCPU バスセレクタ21に出力し、これに応動してCPU
バスセレクタ21は経路27を選択する。IOデバイス25は、
バス82および経路27を介してIOデバイスバス16と外部入
出力機器24とを接続する。外部入出力機器24は、そのデ
ータレジスタのアドレスxxをIOデバイスバス16のIOデバ
イスアドレスバス54に出力し、データレジスタをIOデバ
イスバス16のIOデバイスデータバス55に接続し、ブロッ
クアドレスおよび転送ブロック数を図示しない信号線に
よりメモリコントローラ30に出力し、メモリコントロー
ラ30を経由してローカルメモリ11の転送カウンタ15に転
送する。ローカルメモリ11は、転送カウンタ15により25
6 バイト単位にデータを読み出し、転送サイクルｔでシ
リアルポート80からIOデバイスデータバス55にデータ１
（図３）を高速転送する。外部入出力機器24は、これを
データレジスタに受信する。メモリコントローラ30は、
ローカルメモリ11がたとえば１K バイトのデータを転送
すると、IOデバイス25に転送受理信号56を出力し、他の
信号52,53 を復旧する。IOデバイス25は、メモリコント
ローラ30より転送受理信号56を受けると、IOバス転送要
求信号51の出力を停止する。IOデバイス25は、次の転送
サイクルt でIOバス転送要求信号51を出力することを繰
り返し、IOデバイスデータバス55にデータ１、２、３、
４、・・・1024-1 の1Kバイトデータおよびデータ1024（図
３）の高速転送が行われる。
【００１５】一方、転送期間T1でCPU 17は、バイトデー
タの読出しの場合、CPU バス18にCPU アクセス要求信号
（アドレスイネーブル）61とリード信号を出力し、CPU
バス18のCPU アドレスバス62にローカルメモリ11のアド
レスzz（図２）を出力する。ローカルメモリ11は、VRAM
のリードイネーブル信号63、ローアドレスストローブ信
号64およびカラムアドレスストローブ信号65を出力して
アドレスzzからデータyyを読み取り、CPU バス18のCPU
データバス66にデータyyを出力する。バイトデータの書
込みの場合は、CPU 17はライト信号を出力し、CPU デー
タバス66にデータyyを出力する。ローカルメモリ11はVR
AMのライトイネーブル信号67を出力してCPU データバス
66上のデータyyをアドレスzzに書き込む。
タの読出しの場合、CPU バス18にCPU アクセス要求信号
（アドレスイネーブル）61とリード信号を出力し、CPU
バス18のCPU アドレスバス62にローカルメモリ11のアド
レスzz（図２）を出力する。ローカルメモリ11は、VRAM
のリードイネーブル信号63、ローアドレスストローブ信
号64およびカラムアドレスストローブ信号65を出力して
アドレスzzからデータyyを読み取り、CPU バス18のCPU
データバス66にデータyyを出力する。バイトデータの書
込みの場合は、CPU 17はライト信号を出力し、CPU デー
タバス66にデータyyを出力する。ローカルメモリ11はVR
AMのライトイネーブル信号67を出力してCPU データバス
66上のデータyyをアドレスzzに書き込む。
【００１６】メモリアクセスの調停期間T2において、CP
U 17は、CPU バス18にシリアル転送要求信号68と読出し
または書込み信号を出力し、CPU アドレスバス62よりロ
ーカルメモリ11のブロックアドレスｄ（図２）を出力
し、IOデバイスバス選択要求信号69をCPU バスコントロ
ーラ31よりメモリコントローラ30に出力する。ローカル
メモリ11においては、転送カウンタ15に対してCPU アド
レスバス62上のブロックアドレスｄの読み込みを指示
し、データ読出しの場合には、リードイネーブル信号6
3、ライトイネーブル信号67、ローアドレスストローブ
信号64およびカラムアドレスストローブ信号65を生成
し、メモリ12のブロックアドレスｄからブロックデータ
を読み出してメモリ13に転送する。これにより、ブロッ
クアドレスｄのデータａがメモリ13に蓄積される。ロー
カルメモリ11は、シリアル転送許可信号70をCPU 17に出
力する。
U 17は、CPU バス18にシリアル転送要求信号68と読出し
または書込み信号を出力し、CPU アドレスバス62よりロ
ーカルメモリ11のブロックアドレスｄ（図２）を出力
し、IOデバイスバス選択要求信号69をCPU バスコントロ
ーラ31よりメモリコントローラ30に出力する。ローカル
メモリ11においては、転送カウンタ15に対してCPU アド
レスバス62上のブロックアドレスｄの読み込みを指示
し、データ読出しの場合には、リードイネーブル信号6
3、ライトイネーブル信号67、ローアドレスストローブ
信号64およびカラムアドレスストローブ信号65を生成
し、メモリ12のブロックアドレスｄからブロックデータ
を読み出してメモリ13に転送する。これにより、ブロッ
クアドレスｄのデータａがメモリ13に蓄積される。ロー
カルメモリ11は、シリアル転送許可信号70をCPU 17に出
力する。
【００１７】CPU バスコントローラ31は、CPU 17がシリ
アル転送許可信号70を受けるとIOデバイスバス選択信号
72をCPU バス調停回路23に出力する。CPU バス調停回路
23は、CPU バスセレクタ21に制御信号74を出力して経路
28を選択させる。一方、ローカルメモリ11では、転送カ
ウンタ15に従ってメモリ13からデータａを読み出し、シ
リアルポート80を介してIOデバイスデータバス55に出力
する。データａは、経路28を介してCPU データバス66に
転送される。ローカルメモリ11は、データａの転送を終
了すると転送受理信号76をメモリコントローラ30により
CPU バスコントローラ31に出力する。CPU バスコントロ
ーラ31は、メモリコントローラ30より転送受理信号76を
受けて、メモリコントローラ30に出力していたIOデバイ
スバス選択要求信号69を停止する。IOデバイス25は、IO
バス転送要求信号51を出力し、IOデバイスデータバス55
よりアドレスxxのデータ１を受け取って、メモリアクセ
スの調停期間T2が終了する。
アル転送許可信号70を受けるとIOデバイスバス選択信号
72をCPU バス調停回路23に出力する。CPU バス調停回路
23は、CPU バスセレクタ21に制御信号74を出力して経路
28を選択させる。一方、ローカルメモリ11では、転送カ
ウンタ15に従ってメモリ13からデータａを読み出し、シ
リアルポート80を介してIOデバイスデータバス55に出力
する。データａは、経路28を介してCPU データバス66に
転送される。ローカルメモリ11は、データａの転送を終
了すると転送受理信号76をメモリコントローラ30により
CPU バスコントローラ31に出力する。CPU バスコントロ
ーラ31は、メモリコントローラ30より転送受理信号76を
受けて、メモリコントローラ30に出力していたIOデバイ
スバス選択要求信号69を停止する。IOデバイス25は、IO
バス転送要求信号51を出力し、IOデバイスデータバス55
よりアドレスxxのデータ１を受け取って、メモリアクセ
スの調停期間T2が終了する。
【００１８】期間T3において、CPU 17と外部入出力機器
24は、同時にブロックデータの転送を要求する。すなわ
ち、CPU 17はIOデバイスバス選択要求信号69をCPU バス
コントローラ31よりメモリコントローラ30に出力し、外
部入出力機器24はIOデバイス25よりIOバス転送要求信号
51をメモリコントローラ30に出力する。メモリコントロ
ーラ30はCPU 17を優先し、ローカルメモリ11へ出してい
るシリアルポートへの転送要求信号52を停止する。バス
調停回路23はIOデバイスバス選択信号72をCPUバスコン
トローラ31より受け、かつIOデバイス選択要求信号53を
メモリコントローラ30より受けるが、CPU 17を優先し、
CPU バスセレクタ21に経路28を選択させる。ローカルメ
モリ11は、データｂを読み出してシリアルポート80から
出力する。データｂは、IOデバイスデータバス55および
経路28を介してCPU データバス66に転送される。その
後、外部入出力機器24はIOデバイス25よりIOバス転送要
求信号51をメモリコントローラ30に出力し、ローカルメ
モリ11よりデータ２、３、４を読みだす。
24は、同時にブロックデータの転送を要求する。すなわ
ち、CPU 17はIOデバイスバス選択要求信号69をCPU バス
コントローラ31よりメモリコントローラ30に出力し、外
部入出力機器24はIOデバイス25よりIOバス転送要求信号
51をメモリコントローラ30に出力する。メモリコントロ
ーラ30はCPU 17を優先し、ローカルメモリ11へ出してい
るシリアルポートへの転送要求信号52を停止する。バス
調停回路23はIOデバイスバス選択信号72をCPUバスコン
トローラ31より受け、かつIOデバイス選択要求信号53を
メモリコントローラ30より受けるが、CPU 17を優先し、
CPU バスセレクタ21に経路28を選択させる。ローカルメ
モリ11は、データｂを読み出してシリアルポート80から
出力する。データｂは、IOデバイスデータバス55および
経路28を介してCPU データバス66に転送される。その
後、外部入出力機器24はIOデバイス25よりIOバス転送要
求信号51をメモリコントローラ30に出力し、ローカルメ
モリ11よりデータ２、３、４を読みだす。
【００１９】
【発明の効果】このように本発明によれば、ビデオメモ
リの２っのポートに接続されている分離したCPU バスと
IOデバイスバスを設けたことにより、CPU のバイト単位
のメモリアクセスと外部入出力機器のブロックデータア
クセスを並列に行うことができる。またCPU バスセレク
タによりCPU バスとIOデバイスバスとを接続し、CPU の
実時間性を優先したブロックデータアクセスと外部入出
力機器のブロックデータアクセスとを交互に行うことが
できる効果があり、従来のDMA コントローラ方式よりハ
ードウエア構成を縮小することができる効果もある。
リの２っのポートに接続されている分離したCPU バスと
IOデバイスバスを設けたことにより、CPU のバイト単位
のメモリアクセスと外部入出力機器のブロックデータア
クセスを並列に行うことができる。またCPU バスセレク
タによりCPU バスとIOデバイスバスとを接続し、CPU の
実時間性を優先したブロックデータアクセスと外部入出
力機器のブロックデータアクセスとを交互に行うことが
できる効果があり、従来のDMA コントローラ方式よりハ
ードウエア構成を縮小することができる効果もある。
【図１】本発明によるコンピュータシステムの実施例の
ブロック図である。
ブロック図である。
【図２】図１に示す実施例におけるローカルメモリの構
成例を示す図である。
成例を示す図である。
【図３】図１に示す実施例の動作図である。
10 コンピュータシステム 11、12、13 メモリ 14 ランダムアクセスポート 15 転送カウンタ 16 シリアルポート 17 中央処理装置(CPU) 18 CPU バス 16 IOデバイスバス 20 ROM 21 CPU バスセレクタ 23 バス調停回路 24 外部入出力機器 25 IOデバイス 27,28 経路 30 メモリコントローラ 31 CPU バスコントローラ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06F 13/28
Claims (4)
- 【請求項１】 語単位のデータを入出力する入出力ポー
ト手段、およびブロックデータをバイト単位で転送する
出力ポート手段を備え、入力データを記憶する記憶手段
と、 前記入出力ポート手段に接続され、語単位のデータおよ
びブロックデータが転送される第１の接続路と、 前記出力ポート手段に接続され、ブロックデータが転送
される第２の接続路と、 前記第１の接続路より語のデータを入出力し、第１の接
続路よりブロックデータを入力する制御手段と、 ブロックデータを入力するデータ入出力手段と、 前記第２の接続路と第１の接続路を接続する第１の経
路、および第２の接続路と前記データ入出力手段とを接
続する第２の経路を選択的に設定する転送経路選択手段
と、前記データ入出力手段よりブロックデータの転送要求お
よびデータのアドレスが与えられたとき、該ブロックデ
ータの転送要求およびデータのアドレスを前記記憶手段
に伝達すると共に前記転送経路選択手段に第２の経路の
選択を指示するブロックデータ転送制御手段と、 前記制御手段より高速転送命令が与えられたとき、第２
の接続路選択要求を前記ブロックデータ転送制御手段に
出力すると共に前記転送経路選択手段に第１の経路の選
択を指示する接続路制御手段とを具備し、 前記制御手段は、前記記憶手段からブロックデータを読
み出すとき、前記記憶手段にブロックデータの転送要求
およびデータのアドレスを出力すると共に前記接続路制
御手段に前記高速転送命令を与えて前記第１の接続路か
らブロックデータを入力し、 前記データ入出力手段は、前記記憶手段からブロックデ
ータを読み出すとき、前記ブロックデータ転送制御手段
にブロックデータの転送要求およびデータのアドレスを
与えて前記転送経路選択手段からブロックデータを入力
し、 前記記憶手段は、前記制御手段またはブロックデータ転
送制御手段からブロッ クデータの転送要求およびデータ
のアドレスが与えられたとき、該アドレスからブロック
データを読み出して前記出力ポートから出力することを
特徴とするコンピュータシステム。 - 【請求項２】 請求項１に記載のコンピュータシステム
において、前記ブロックデータ転送制御手段は、前記デ
ータ入出力手段および接続路制御手段より実質的に同時
に前記転送要求および前記第２の接続路選択要求を受け
ると、前記記憶手段に対するデータ入出力手段からの転
送要求の伝達を停止し、前記転送経路選択手段は、接続
路制御手段よりの第１の経路の選択指示、およびブロッ
クデータ転送制御手段よりの第２の経路の選択指示を実
質的に同時に受けると、第１の経路の選択指示を優先選
択することを特徴とするコンピュータシステム。 - 【請求項３】 請求項１に記載のコンピュータシステム
において、前記記憶手段は、前記ブロックデータのアド
レスを設定し、該ブロックデータを入出力するための計
数手段を含むことを特徴とするコンピュータシステム。 - 【請求項４】 請求項１に記載のコンピュータシステム
において、前記記憶手段はデータを記憶するビデオメモ
リを含むことを特徴とするコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34673492A JP3233470B2 (ja) | 1992-12-25 | 1992-12-25 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34673492A JP3233470B2 (ja) | 1992-12-25 | 1992-12-25 | コンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06195259A JPH06195259A (ja) | 1994-07-15 |
| JP3233470B2 true JP3233470B2 (ja) | 2001-11-26 |
Family
ID=18385460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34673492A Expired - Fee Related JP3233470B2 (ja) | 1992-12-25 | 1992-12-25 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233470B2 (ja) |
-
1992
- 1992-12-25 JP JP34673492A patent/JP3233470B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06195259A (ja) | 1994-07-15 |
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