KR100800989B1 - 중재 패킷 프로토콜을 구비한 메모리 중재 시스템 및 방법 - Google Patents

중재 패킷 프로토콜을 구비한 메모리 중재 시스템 및 방법 Download PDF

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Abstract

전송 메모리 허브와 수신 메모리 허브간에 개입된 메모리 허브의 데이터 경로상에 판독 응답을 전송하기 위한 메모리 허브 및 방법이다. 중재 패킷은 메모리 허브에서 수신된 연관된 판독 응답을 위한 데이터 경로 구성을 나타내는 데이터를 포함한다. 중재 패킷은 디코드되고, 데이터 경로는 중재 패킷의 데이터에 따라 구성된다. 연관된 판독 응답은 메모리 허브에서 수신되고 연관된 판독 응답은 수신 메모리 허브와 동일한 것을 전송하기 위한 구성화된 데이터 경로에 연결된다.
전송 메모리 허브, 수신 메모리 허브, 데이터 경로 구성, 중재 패킷, 메모리 중재 시스템

Description

중재 패킷 프로토콜을 구비한 메모리 중재 시스템 및 방법{Memory arbitration system and method having an arbitration packet protocol}
본 출원은 "MEMORY ARBITRATION SYSTEM AND METHOD HAVING AN ARBITRATION PACKET PROTOCOL"이라는 명칭으로, 2004년 3월 24일 출원된 미국특허출원 10/809,839의 출원일의 이익을 청구하며, 여기에 참조로서 통합된다.
본 발명은 일반적으로 프로세서 기반 컴퓨팅 시스템에 대한 메모리 시스템에 관한 것으로, 보다 상세하게는 메모리 응답을 유지하기 위한 중재 시스템 및 방법을 구비한 허브 기반 메모리 시스템에 관한 것이다.
컴퓨터 시스템은, 프로세서에 의해 접근되는 데이터를 저장하기 위해, 동적 랜덤 접근 메모리("DRAM") 디바이스 같은 메모리 디바이스를 사용한다. 전형적 컴퓨터 시스템에 있어, 프로세서는 프로세서 버스와 메모리 제어기를 통해 시스템 메모리와 통신한다. 전형적으로 다중 메모리 디바이스를 구비하는 메모리 모듈에 배치되는, 시스템 메모리의 메모리 디바이스는 메모리 버스를 통해 메모리 제어기에 연결된다. 프로세서는 판독 커맨드 같은 메모리 커맨드를 포함하는 메모리 요청와 판독될 데이터 또는 명령으로부터의 위치를 지정하는 어드레스를 발행한다. 메모리 제어기는 메모리 버스를 통해 시스템 메모리로 적용되는, 행과 열 어드레스 뿐만 아니라 적절한 커맨드 신호를 생성하기 위해 커맨드와 어드레스를 사용한다. 커맨드와 어드레스에 대한 응답에 있어, 데이터는 시스템 메모리와 프로세서 사이에서 전송된다. 메모리 제어기는 때때로 시스템 제어기의 일부가 되며, 또한 PCI 버스 같은 프로세서 버스를 확장 버스와 연결시키기 위한 버스 브리지 회로를 포함한다.
메모리 시스템에 있어, 높은 데이터 대역폭이 요구된다. 일반적으로, 메모리 제어기는 메모리 디바이스가 허용하는 최대한의 속도로 시스템 메모리로 그리고 이로부터의 데이터를 배열하기 때문에 대역폭 한계는 메모리 제어기와 관련되지 않는다. 대역폭을 증가시키기 위해 취해진 한 방식은 메모리 제어기를 메모리 디바이스로 연결하는 메모리 데이터 버스의 속도를 증가시키는 것이다. 따라서, 정보의 동일한 총량은 짧은 시간내에 메모리 데이터 버스로 이동될 수 있다. 하지만, 메모리 데이터 버스 속도 증가에도 불구하고, 대역폭에 있어 대응하는 증가가 나타나지 않는다. 데이터 버스 속도와 대역폭 간의 비선형 관계에 대한 한 이유는 메모리 디바이스 그 자신 내에 있어 하드웨어 한계이다. 즉, 메모리 제어기는 하드웨어 한계가 수용되도록 메모리 디바이스에 대한 모든 메모리 커맨드를 스케쥴링 해야만 한다. 이러한 하드웨어 한계가 메모리 디바이스의 설계를 통해 어느 정도 감소될 수 있다 하더라도, 하드웨어 한계를 감소시키는 것은 전형적으로 메모리 디바이스에 대한 비용, 파워, 및/또는 사이즈를 추가시키기 때문에 절충은 이루어져야만 하며, 이 모두는 바람직하지 않은 대안이다. 따라서, 주어진 이러한 구속하에서, 예를 들어, 메모리 디바이스의 동일한 페이지로의 연속 트래픽 같이 이전에 없던 증가율로 "정상적 동작" 트랙픽으로 메모리 디바이스가 이동시키는 것이 용이하다고 하더라도, 메모리 디바이스의 다른 페이지 또는 뱅크 간의 바운싱(bouncing) 같은 "비정상적 동작 트래픽"을 메모리 디바이스가 해결하는 것은 보다 어렵다. 그 결과, 메모리 버스 대역폭의 증가는 대응하는 정보 대역폭의 증가를 가져오지 않는다.
프로세서와 메모리 디바이스 간의 제한된 대역폭에 추가하여, 컴퓨터 시스템의 성능 또한 시스템 메모리 디바이스로부터 데이터를 판독하는데 요구되는 시간이 증가되는 대기시간(latency) 문제에 의해서도 제한된다. 보다 상세하게는, 메모리 디바이스 판독 커맨드가 동기형 DRAM("SDRAM") 디바이스 같은, 시스템 메모리 디바이스에 연결될 때, 판독 데이터는 몇몇 클럭 주기 지연 후에만 SDRAM 디바이스로부터 출력된다. 따라서, SDRAM 디바이스가 높은 데이터 전송속도로 동시에 버스트 데이터를 출력할 수 있다 하더라도, 초기에 데이터를 제공함에 있어 지연은 SDRAM 디바이스를 사용하는 컴퓨터 시스템의 동작 속도를 늦추게 할 수 있다. 메모리 데이터 버스 속도를 증가시키는 것은 대기시간 문제의 완화를 돕기 위해 사용될 수 있다. 하지만, 대역폭에서와 같이, 실질적으로 상술한 동일 이유에 의해, 메모리 데이터 버스 속도에 있어서의 증가는 대기시간의 선형적 감소를 가져오지 않는다.
다소 메모리 데이터 버스 속도의 증가가 대역폭의 증가와 대기시간을 줄이는데 성공적이라고 하더라도, 이러한 접근은 다른 문제가 일어난다. 예를 들어, 메모리 데이터 버스의 속도 증가에 따라, 전통적으로 메모리 모듈이 접속되는 것은 오직 메모리 제어기와 메모리 슬롯간의 와이어만이기 때문에, 메모리 버스로의 로딩은 신호품질을 유지하기 위해 감소될 필요가 있다. 메모리 데이터 버스 속도를 증가시키기 위해 몇몇 접근방식이 취해져 왔다. 예를 들어, 단일 메모리 디바이스 인 터페이스상에 메모리 모듈 커넥터가 너무 적기 때문에 메모리 슬롯 수를 줄이는 것, 메모리 모듈상에 메모리 디바이스로 제어 신호의 충분한 전개를 제공하기 위해 메모리 모듈상에 버퍼 회로를 추가하는 것, 메모리 모듈상에 다중 메모리 디바이스를 제공하는 것이다. 하지만, 이러한 종래 접근방식의 효율성은 제한적이다. 과거에 사용해 온 이러한 기술의 이유는 비용효율 때문에 그러한 것이다. 하지만, 인터페이스 당 오직 하나의 메모리 모듈이 접속될 수 있을 때, 요구되는 메모리 슬롯마다 분리된 메모리 인터페이스를 추가하는 것은 너무 비용이 들게 된다. 환언하면, 시스템 제어기를 필수품 영역으로 부터 벗어나게 하고 전문품 영역으로 강요함으로써, 상당한 추가 비용을 들게 한다.
최근 한 접근방식은 메모리 허브를 통해 다중 메모리 디바이스를 프로세서에 결합하는 것을 사용하여 비용 효율적 방식으로 메모리 데이터 버스 속도를 증가시킨다. 메모리 허브, 또는 허브-기반 메모리 서브 시스템 설계구조에 있어, 시스템 제어기 또는 메모리 제어기는 고속 양방향 또는 일방향 메모리 제어기/허브 인터페이스를 거쳐 몇몇 메모리 모듈로 결합된다. 전형적으로, 메모리 모듈은 직렬로 굳게 연결시키기 위해 포이트-대-포인트 또는 데이지 체인 설계구조로 연결된다. 따라서, 메모리 제어기는 제 1 메모리 모듈에 연결되고, 제 1 메모리 모듈은 제 2 메모리 모듈에 연결되며, 제 2 메모리 모듈은 제 3 메모리 모듈에 연결되는 식으로 데이지 체인 방식으로 연결된다.
각 메모리 모듈은 메모리 제어기/허브 인터페이스와 복수의 모듈상의 메모리디바이스에 연결된 메모리 허브를 포함하며, 메모리 허브는 효과적으로 메모리 요 청을 루팅하고 메모리 제어기/허브 인터페이스를 거치는 제어기와 메모리 디바이스 사이에서 응답한다. 이러한 설계구조를 채용하는 컴퓨터 시스템은 신호품질이 메모리 데이터 버스상에서 유지될 수 있기 때문에 고속 메모리 데이터 버스를 사용할 수 있다. 게다가, 이러한 설계구조는 종래 메모리 버스 구조에서 발생하는 것 같이, 보다 많은 메모리 모듈이 추가됨에 따라 신호 품질의 저하를 고려할 필요 없이 시스템 메모리의 용이한 확장을 제공할 수도 있다.
메모리 허브를 사용하는 컴퓨터 시스템이 우수한 성능을 제공한다 하더라도, 다양한 변수가 메모리 시스템의 성능에 영향을 미칠 수 있다. 예를 들어, 하나의 메모리 허브로부터 다른 것으로 유지되는 판독 데이터 업스트림(즉, 컴퓨터 시스템에 있어 메모리 허브 제어기로 되돌아 가는) 흐름 방식은 판독 대기시간에 영향을 미칠 것이다. 메모리 허브에 의한 판독 데이터 흐름의 유지는 일반적으로 중재라고 언급되며, 각 메모리 허브가 로컬 메모리 판독 응답과 업스트림 메모리 판독 응답간을 중재한다. 즉, 각 메모리 허브는 먼저 로컬 메모리 판독 응답을 전송할 것인가 다운스트림(즉, 메모리 허브 제어기로부터 보다 멀리 떨어진) 메모리 허브로부터의 메모리 판독 응답을 먼저 전송할 것인가를 결정한다. 낮은 우선순위를 가지는 메모리 판독 응답에 대한 결정이 특정 메모리 판독 응답의 대기시간에만 영향을 미치더라도, 증가된 대기시간을을 가지는 메모리 판독 응답의 추가적 영향이 메모리 시스템의 모든 대기시간에 영향을 미칠 것이다. 결국, 메모리 허브에 의해 채용된 중재 테크닉은 직접적으로 전 메모리 시스템의 성능에 영향을 미친다. 또한, 중재 스킴의 구현은 모든 판독 대기시간에도 영향을 미칠 것인데, 왜냐하면 바람직한 중 재 스킴을 사용함에도 불구하고 비효율적인 구현은 시스템 메모리 성능에 악 영향을 미치기 때문이다. 따라서, 메모리 허브 설계구조를 가지는 시스템 메모리에 있어서의 메모리 응답을 유지관리하는 중재 스킴의 구현을 위한 시스템 및 방법이 필요하다.
본 발명의 일 측면에 따른 방법은 전송 메모리 허브와 수신 메모리 허브간에 개입된 메모리 허브의 데이터 경로(path)상의 판독 응답을 전송하는 단계를 포함한다. 본 방법은 연관된 판독 응답에 대한 데이터 경로 구성을 나타내는 데이터를 포함하는 중재 패킷을 메모리 허브에서 수신하는 단계를 포함한다. 중재 패킷은 디코드되고, 데이터 경로는 중재 패킷 데이터에 따라 구성된다. 연관된 판독 응답은 메모리 허브에서 수신되고 연관된 판독 응답은 동일한 것을 수신 메모리 허브로 전송하기 위한 구성화된 데이터 경로에 연결된다.
본 발명의 다른 측면에 있어, 적어도 하나의 메모리 디바이스가 연결된 메모리 허브가 제공된다. 메모리 허브는 원격 및 로컬 입력 노드, 출력 노드, 그리고 원격 및 로컬 입력 노드에 연결되며 또 출력 노드에 연결되는 구성가능 데이터 경로를 포함한다. 메모리 허브는 또한 구성가능 데이터 경로에 연결된 중재 제어 회로, 출력 노드, 및 원격 입력 노드를 포함한다. 중재 제어 회로는 연관된 판독 응답에 대한 데이터 경로 구성을 나타내는 데이터를 포함하는 로컬 입력 노드를 통해 연결된 연관된 판독 응답에 대한 중재 패킷을 생성한다. 또한 중재 제어 회로는 원격 입력 노드를 통해 연결된 연관된 판독 응답을 출력 노드로의 연결을 준비하여 원격 입력 노드를 통해 연결된 중재 패킷에 포함된 데이터에 따라 구성가능 데이터 경로를 구성할 수 있다.
본 발명의 또 다른 측면에 있어, 활성화에 응답하여 판독 응답이 연결되는 입력 노드와 출력 노드간에 연결된 바이패스(bypass) 데이터 경로를 구비하는 메모리 허브가 제공되고, 또한 중재 제어 회로를 포함한다. 본 중재 제어 회로는 바이패스 데이터 경로에 연결되고 메모리 허브에 연결된 메모리 디바이스로부터의 판독 데이터를 검색함에 따라 중재 패킷을 생성한다. 중재 패킷은 업스트림 메모리 허브의 바이패스 데이터 경로를 가능하게 하는 가능화 데이터를 포함하는 데이터 경로 필드를 구비한다. 중재 제어 회로는 또한 다운스트림 메모리 허브로부터 중재 패킷을 수신하고 입력 노드로부터의 다운스트림 메모리 허브에서 또한 수신된 판독 응답을 바이패스 데이터 경로가 출력 노드로 연결가능하게 한다.
도 1은 본 발명이 구현될 수 있는 실시예에 있어 시스템 메모리에 근거한 메모리 허브를 구비하는 컴퓨터 시스템의 일부 블록도이다.
도 2는 도 1의 메모리 허브에서 사용될 수 있는 본 발명의 실시예에 따른 중재 제어 구성요소의 기능적 블록도이다.
도 3은 본 발명의 실시예에 따른 중재 패킷 및 메모리 응답의 데이터 구조도이다.
도 4는 본 발명의 실시예에 따른 도 3의 중재 제어 구성요소의 동작을 나타내는 플로우이다.
도 4에는 본 발명의 실시예가 사용될 수 있는 메모리 허브 설계구조를 가지는 컴퓨터 시스템(100)을 도시한다. 본 컴퓨터 시스템(100)은 특정 계산 또는 태스크를 수행하기 위한 특정 소프트웨어의 실행 같은, 다양한 계산 기능을 수행하는 프로세서(104)를 포함한다. 프로세서(104)는 통상적으로 어드레스 버스, 제어 버스, 및 데이터 버스를 포함하는 프로세서 버스(106)를 포함한다. 프로세서 버스(106)는 전형적으로 정적 랜덤 접근 메모리("SRAM")인 캐시 메모리에 연결되어 있다. 프로세서 버스(106)는 또한 버스 브리지라고도 언급되는 시스템 제어기(110)에 연결된다.
시스템 제어기(110)는 또한 다양한 구성요소를 위해 프로세서(104)로의 통신 경로로서 기능한다. 보다 상세하게는, 시스템 제어기(110)는 순서대로, 비디오 터미널(114)에 연결된 그래픽 제어기에 전형적으로 연결되는 그래픽 포트를 포함한다. 시스템 제어기(110)는 또한 조작자가 컴퓨터 시스템(100)과 연동하도록, 키보드 또는 마우스 같은, 하나 이상의 입력 디바이스(118)에 연결된다. 전형적으로, 컴퓨터 시스템(100)은 또한 시스템 제어기(110)를 통해 프로세서(104)에 연결된 프린터 같은, 하나 이상의 출력 디바이스(120)를 포함한다. 일반적으로 하나 이상의 데이터 저장 디바이스(124)는 또한 프로세서(104)가 내부 또는 외부 저장 미디어(도시하지 않음)로부터의 데이터를 저장하거나 검색하도록 시스템 제어기(110)를 통해 프로세서(104)에 연결된다. 예시적인 전형적 저장 디바이스(124)는 하드 그리고 플로피 디스크, 테이프 카셋트, 및 컴팩트 디스크 판독 전용 메모리(CD-ROM)를 포함한다.
시스템 제어기(110)는 버스 시스템(154,156)을 통해 몇몇 메모리 모듈(130a-n)에 연결된 메모리 허브 제어기(128)를 포함한다. 각각의 메모리 모듈(130a-n)은 총칭 버스(150)로 나타낸, 커맨드, 어드레스 및 데이터 버스를 통해 몇몇 메모리 디바이스(148)에 연결된 메모리 허브(140)를 포함한다. 메모리 허브(140)는 제어기(128)와 메모리 디바이스(148) 간의 메모리 요청와 응답을 효율적으로 결정한다. 각 메모리 허브(140)는 쓰기 버퍼 및 판독 데이터 버퍼를 포함한다. 이러한 설계구조를 채택한 컴퓨터 시스템은 프로세서(104)가 다른 메모리 모듈(130a-n)이우선순위 메모리 요청에 응답하는 동안 하나의 메모리 모듈(130a-n)에 접근하게 한다. 예를 들어, 프로세서(104)는 시스템 내 다른 메모리 모듈(130a-n)이프로세서(104)로 판독 데이터를 제공하기 위해 준비하는 동안 시스템 내 메모리 모듈(130a-n) 중 하나로 쓰기 데이터를 출력할 수 있다. 또한, 메모리 허브 설계구조는 컴퓨터 시스템에 있어서 대폭 증가된 메모리 용량을 또한 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 중재 제어 구성요소(200)를 나타내는 기능적 블록도이다. 본 중재 제어 구성요소(200)는 도 1의 메모리 허브(140)내에 포함될 수 있다. 도 2에 도시한 바와 같이, 중재 제어 구성요소(200)는 연관된 메모리 응답을 저장하기 위한 두 개의 큐를 포함한다. 로컬 응답 큐(202)는 연관된 메모리 모듈(130)상의 메모리 디바이스(148)로부터 로컬 메모리 응답(LMR)을 수신하고 저장한다. 원격 응답 큐(206)는 바이패스 경로(204)를 통해 즉시 업스트림으로 포워드될 수 있는 다운스트림 메모리 응답을 수신하고 저장한다. 중재 제어 회 로(210)는, 중재 제어 회로(210)가 각 큐(202,206)의 컨텐츠를 모니터할 수 있고, 멀티플렉서(208)를 제어함에 있어 이 정보를 사용함으로써 메모리 허브(140)에 의해 실행된 전 중재 프로세스를 제어하게 하는 제어/상태 버스(136)를 통해 큐(202,206)에 연결된다. 또한 제어/상태 버스(136)는 중재 제어 회로(210)로부터 큐(202,206)로 제어신호의 전송을 통합하기 위해 큐(202,206)로부터 중재 제어 회로(210)로 연결될 "핸드쉐이킹" 신호를 허용한다.
또한 중재 제어 회로(210)는 다운스트림 메모리 허브로부터 중재 패킷을 수신하기 위해 고속 링크(134)에 연결된다. 하기에서 상술하는 바와 같이, 중재 패킷은 연관된 메모리 응답에 앞서 제공되며, 업스트림 메모리 허브의 중재 제어 회로(210)에 연관된 메모리 응답 수신을 예상하여 메모리 허브 수신을 통해 적절한 경로가 가능한 정보를 제공한다. 또한, 중재 제어 회로(210)는 데이터가 데이터 요청에 응답하여 메모리 디바이스(148)(도 1)로부터 판독될 때 연관된 메모리 응답의 초기 지시로서 기능하기 위해 연관된 LMR에 앞서 제공되는 중재 패킷을 생성한다. 앞서 설명한 바와 같이, 중재 패킷은 업스트림 메모리 허브로 적절한 정보를 제공할 것이며 메모리 응답이 도착하기 전에 가능한 적절한 데이터 경로에 대해 결정할 수 있는 시간을 각 중재 제어 회로(210)에 부여할 것이다. 중재 제어 회로(210)는 메모리 응답에 대한 판독 데이터가 메모리 디바이스(148)로부터 검색되는 동안 중재 패킷을 준비한다. 중재 패킷은, 업스트림 메모리 허브가 유휴 또는 비지(busy) 여부에 따라, 멀티플렉서(208) 또는 로컬 응답 큐(202) 중 하나의 스위치(212)를 통해 제공된다. 중재 제어 회로의 제어하의 멀티플렉서(208)는 원격 응답 큐(206) 또는 바이패스 경로(204)로부터의 메모리 응답, 중재 제어 회로(210)로부터의 중재 패킷, 또는 로컬 응답 큐(202)로부터의 중재 패킷 및 메모리 응답을 수신하기 위해 고속 링크(134)와 연결된다. 예를 들어, 데이터 구조(300)의 데이터 필드의 수와 타입은 변화될 수 있거나 비트 시간 마다의 비트 수는 변화될 수 있으며 본 발명의 범위 내에서 변화하지 않을 수 있다. 본 발명의 대안적 실시예에 있어, 중재 패킷은 도 2에 도시된 바와 같이, 중재 제어 회로(210)보다 중재 패킷 회로에서 생성되어진다. 게다가, 중재 패킷이 데이터 스트림으로 주입되는 멀티플렉스(208)로 제공되는 것으로 도 2에 도시하였지만, 중재 패킷은 대안적으로 로컬 응답 큐(202)에 제공될 수 있으며 데이터 스트림으로 주입되는 연관된 판독 응답 패킷 앞에 놓여진다. 당업자는, 중재 패킷이 생성되는 위치 또는 연관된 판독 패킷에 앞서 데이터 스트림으로 중재 패킷이 놓여지는 방식 같이 본 발명의 범위를 벗어나지 않는 한 본 발명의 실시예에 대한 변형을 구성할 수 있음을 이해할 것이다.
도 3은 본 발명의 실시예에 따른 중재 패킷 및 메모리 응답을 위한 데이터 구조(300)를 도시한다. 데이터 구조(300)는, 순차적 비트-시간에 대응하는 각 정보 바이트를 가지는 8비트의 정보 바이트로 나누어져 있다. 각 비트-시간은 새로운 데이터가 제공될 수 있는 시간의 증가를 나타낸다. 응답 헤더 필드(302)는 응답이 중재 패킷이나 메모리 응답인 것을 나타내는 두 개의 데이터 바이트를 포함한다. 어드레스 필드(304)는 중재 패킷 또는 메모리 응답이 지정된 특정 허브를 식별하기 위해 사용된다. 커맨드 코드 필드(306)는 메모리 응답으로서가 아닌, 중재 패킷으로서의 데이터 구조(300)를 식별하기 위한 값을 가질 것이다. 중재 패킷과 메모리 응답은, 데이터 필드(308)의 페이로드(payload)가 중재 패킷에 관하여 "돈 케어(don't care)"인 것을 제외하곤 동일하다. 데이터 구조(300)에 있어, 사이즈 필드(310)의 모든 16 비트는 메모리 응답에 의해 운반된 데이터 페이로드의 사이즈를 지시하기 위해 동일한 값을 운반한다. 예를 들어, "0"은 데이터 32 바이트가 포함된 것을 나타내고, "1"은 데이터 64 바이트가 포함된 것을 나타낸다. 도 3에 도시된 데이터 구조(300)의 실시예는 예시로서 제공된 것이며, 본 발명의 범위를 벗어나지 않는 한 데이터 구조(300)에 대한 변형을 구성할 수 있음을 당업자는 이해할 것이다.
중재 제어 구성요소(200)(도 2)의 동작은 도 4의 플로우를 참조하면서 기술될 것이다. 판독 데이터 커맨드 수령 후, 스텝(402)에서, 메모리 허브는 요청하는 타겟에 제공될 메모리 응답을 위해 메모리 디바이스(148)(도 1)로부터 요청된 판독 데이터를 검색하기 위해 판독 동작을 초기화한다. 스텝(404)에서, 메모리 허브의 중재 제어 회로(210)는 로컬 데이터 경로가 로컬 응답 큐(202)의 상태를 체크함으로써 유휴인지 여부를 결정한다. 로컬 데이터 경로가 유휴이면, 스텝(406)에서 메모리 디바이스(148)로부터 판독 데이터를 검색하는 동안 중재 패킷이 중재 제어 회로(210)에 의해 생성된다. 중재 패킷과 메모리 응답이 준비되고 전송될 상태가 될 때, 스텝(408)에서 업스트림 메모리 허브가 비지인지 여부를 묻는다. 업스트림 메모리 허브가 유휴인 경우, 중재 패킷이 업스트림 메모리 허브로 보내지고, 스텝(410,412)에서 메모리 응답이 뒤따른다. 하지만, 업스트림 메모리 허브가 비지라면, 중재 패킷은 스텝(414)에서 폐기되고 메모리 응답이 스텝(416에서 로컬 응답 큐(202)에 저장된다. 동일하게, 로컬 데이터 경로가 비지인 스텝(404)의 경우, 메모리 응답은 스텝(416)에서 로컬 응답 큐에 또한 저장된다. 스텝(418)에서, 메모리 허브에 의해 구현된 중재 스킴에 따라 업스트림 메모리 허브로 전송이 선택될 때 까지 메모리 응답은 로컬 응답 큐(202)에 저장된다. 스텝(420)에서, 메모리 응답이 타겟 목적지에 도착할 때 까지 메모리 응답은 중재 스킴에 따라 각 업스트림 메모리 허브를 통해 전송된다. 적합한 중재 스킴은 종래 기술로 공지되어 있어 여기서 상세히 설명하지 않을 것이다. 또한 적절하게 사용될 수 있는 중재 스킴의 일례는 동일 출원인이며, 동시 계속중인 "ARBITRATION SYSTEM AND METHOD FOR MEMORY RESPONSES IN A HUB-BASED MEMORY SYSTEM"이란 명칭으로 James W.Meyer 및 Cory Kanski가 2003년 10월 20일 출원한 미국특허출원 10/690,810에 보다 상세하게 기술되어 있으며, 여기서 참조로서 통합된다.
상술한 바와 같이, 로컬 및 원격 응답 큐(202,206)와 바이패스 경로(204)는 다양한 응답 중재 스킴을 구현하기 위해 사용된다. 예를 들어, 일 실시예에 있어, 중재 제어 회로는 로컬 응답 보다 다운스트림 응답, 또는 원격 응답에 우선권을 부여하는 중재 스킴을 실행한다. 대안적으로, 기술된 다른 실시예에 있어서, 중재 제어 회로는 다운스트림 응답보다 로컬 응답에 우선권을 부여하는 중재 스킴을 실행한다. 또 다른 실시예에 있어, 중재 제어 회로는 로컬 및 다운스트림 메모리로부터의 예정된 수를 번갈아 하는데, 예를 들어, 로컬 및 원격 응답이 대안적으로 포워드되거나 또는 두 개의 로컬 응답이 포워드되고 뒤이어 두 개의 원격 응답이 따르는 등이다. 여기에 기술된 다른 실시예는 로컬 및 다운스트림 메모리 응답간의 중 재에 있어 선입선출(oldest first) 알고리즘을 사용한다. 즉, 동작에 있어, 중재 제어 회로(210)는 로컬 응답 큐와 원격 응답 큐에 저장된 메모리 응답의 응답 식별부를 모니터하고 업스트림으로 포워드될 다음 응답으로서 이들 큐 중에 포함된 가장 오래된 응답을 선택한다. 따라서, 메모리 응답이 저장된 응답 큐에 독립하여, 중재 제어 회로는 가장 오래된 응답을 제일 먼저 포워드한다.
다른 중재 방법 및 스킴이 본 발명의 범위를 벗어나지 않는 한 사용될 수 있음을 당업자는 이해할 것이다.
스텝(410,412)으로 돌아와서, 중재 패킷이 업스트림 메모리 허브로 제일 먼저 전송되고 이어 메모리 응답이 뒤 따르며, 업스트림 메모리 허브의 중재 제어 회로(210)는 스텝(422)에서 중재 패킷을 수신한다. 중재 패킷이 디코드되고, 적절한 데이터 경로가 스텝(424,426)에서 디코드된 정보에 근거하여 중제 제어 회로(210)에 의해 가능하게 된다. 스텝(430)에서 메모리 응답이 수신될 때까지는, 적절한 데이터 경로는 중재 제어 회로(210)에 의해 가능하게 된다. 스텝(428)에서, 다음 업스트림 메모리 허브가 비지인지 여부를 문의한다. 그렇치 않다면, 중재 패킷과 메모리 응답이 스텝(432)에서 바이패스 방식으로 다음 업스트림 메모리 허브로 전송된다. 바이패스 방식의 중재 패킷과 메모리 응답의 전송은 스텝(412)에서 연관된 메모리 응답이 전송되기 전에 스텝(410)에서 전송된 중재 패킷의 디코드된 정보에 근거한 메모리 허브를 통해 적절한 데이터 경로를 가능화하는데 용이하다.
스텝(428)으로 돌아와서, 다음 업스트림 메모리 허브가 비지로 결정되면, 중재 패킷은 스텝(440)에서 폐기되고, 메모리 응답이 스텝(442)에서 채용된 중재 스 킴에 따라 다음 업스트림 메모리 허브로 전송되는 것으로 선택될 때까지, 메모리 응답은 원격 응답 큐(206)에 저장된다. 스텝(420)에서, 메모리 응답은 타겟 목적지에 도달할 때까지 중재 스킴에 따라 메모리 허브를 통해 업스트림으로 길을 열 것이다.
상술로부터 알 수 있듯이 본 발명의 특정 실시예가 실례를 위해 기술되어 왔지만, 본 발명의 사상과 범위를 일탈하지 않는 한 다양한 변형이 이루어질 수 있다. 예를 들어, 본 발명의 실시예는 컴퓨터 시스템에 사용되는 메모리 허브 기반 시스템 메모리에 관하여 기술하였다. 하지만, 본 발명의 실시예는 허브-기반 메모리 시스템 이외의 적절한 메모리 시스템에 사용될 수 있음을 이해할 것이다. 게다가, 본 발명의 실시예는 컴퓨터 시스템 이외 종래 기술에서 알려진, 프로세서 기반 시스템에 사용되는 메모리 허브-기반 시스템에 사용될 수도 있다. 따라서, 본 발명은 첨부되는 청구항에 의해 정해진 것을 제외하곤 제한적인 것이 아니다.

Claims (36)

  1. 응답 메모리 허브, 및 판독 응답이 개입 메모리 허브의 데이터 경로 상에 전송되는 적어도 하나의 상기 개입 메모리 허브를 구비하는 시스템 메모리에서 판독 요청에 응답하는 방법에 있어서,
    상기 응답 메모리 허브에 연결된 메모리 디바이스로부터 판독 데이터를 검색하는 단계 및 상기 판독 데이터를 포함하는 판독 응답을 준비하는 단계;
    상기 판독 응답을 위한 데이터 경로 구성을 나타내는 데이터를 포함하는 중재 패킷을 생성하는 단계;
    상기 중재 패킷 및 상기 판독 응답을 상기 개입 메모리 허브로 제공하는 단계로서, 상기 중재 패킷은 상기 판독 응답보다 먼저 제공되는, 상기 제공 단계; 및
    상기 개입 메모리 허브에서 상기 중재 패킷을 수신하는 단계, 상기 중재 패킷의 데이터를 디코딩하는 단계, 및 상기 중재 패킷의 데이터에 따라 상기 개입 메모리 허브에 있어 상기 판독 응답을 위한 데이터 경로를 가능하게 하는 단계를 포함하는, 판독 요청에 응답하는 방법.
  2. 제 1 항에 있어서,
    중재 패킷을 생성하는 단계는 판독 응답으로부터의 상기 중재 패킷을 구별하기 위해 사용되는 상기 중재 패킷에 대한 데이터를 생성하는 단계를 포함하는, 판독 요청에 응답하는 방법.
  3. 제 1 항에 있어서,
    중재 패킷을 생성하는 단계는 복수의 8-비트 바이트를 생성하는 단계를 포함하며, 상기 복수의 8-비트 바이트는 판독 응답으로부터의 상기 중재 패킷을 구별하기 위해 상기 개입 메모리 허브에 의해 사용된 데이터를 포함하는 1 바이트를 포함하는, 판독 요청에 응답하는 방법.
  4. 제 1 항에 있어서,
    상기 판독 응답을 위한 데이터 경로를 가능하게 하는 단계는 상기 개입 메모리 허브를 통해 상기 중재 패킷 및 판독 응답을 연결시키기 위해 상기 개입 메모리 허브의 바이패스 데이터 경로를 가능하게 하는 단계를 포함하는, 판독 요청에 응답하는 방법.
  5. 제 1 항에 있어서,
    상기 개입 메모리 허브가 비지인지 결정하는 단계; 및
    상기 개입 메모리 허브가 비지하지 않을 경우, 상기 개입 메모리 허브로 연관된 판독 응답을 제공함에 앞서 상기 개입 메모리 허브로 제공하는 상기 중재 패킷을 생성하는 단계를 더 포함하는, 판독 요청에 응답하는 방법.
  6. 제 1 항에 있어서,
    상기 응답 메모리 허브의 로컬 데이터 경로가 유휴인지를 결정하는 단계;
    상기 로컬 데이터 경로가 유휴인 경우, 상기 연관된 판독 응답을 상기 개입 메모리 허브로 제공함에 앞서 상기 개입 메모리 허브에 제공하기 위한 상기 중재 패킷을 생성하는 단계를 더 포함하는, 판독 요청에 응답하는 방법.
  7. 제 1 항에 있어서,
    상기 중재 패킷을 생성하는 단계는 상기 개입 메모리 허브를 통해 상기 중재 패킷 및 판독 응답을 연결시키기 위한 상기 개입 메모리 허브의 바이패스 데이터 경로를 가능하게 함을 나타내는 데이터를 포함하는 중재 패킷을 생성하는 단계를 포함하는, 판독 요청에 응답하는 방법.
  8. 전송 메모리 허브와 수신 메모리 허브간에 개입된 메모리 허브의 데이터 경로상의 판독 응답을 전송하는 방법에 있어서,
    연관된 판독 응답을 위한 데이터 경로 구성을 나타내는 데이터를 포함하는 중재 패킷을 상기 메모리 허브에서 수신하는 단계;
    상기 중재 패킷을 디코딩하는 단계;
    상기 중재 패킷의 데이터에 따라 상기 데이터 경로를 구성하는 단계;
    상기 메모리 허브에서 상기 연관된 판독 응답을 수신하는 단계; 및
    상기 수신 메모리 허브와 동일한 것을 전송하기 위해 상기 구성된 데이터 경로를 상기 연관된 판독 응답에 연결시키는 단계를 포함하는, 판독 응답을 전송하는 방법.
  9. 제 8 항에 있어서,
    상기 데이터 경로를 구성하는 단계는 상기 수신 메모리 허브로 상기 메모리 허브를 통해 상기 중재 패킷 및 판독 응답을 연결시키기 위해 상기 메모리 허브의 바이패스 데이터 경로를 가능하게 하는 단계를 포함하는, 판독 응답을 전송하는 방법.
  10. 제 8 항에 있어서,
    상기 연관된 판독 응답을 전송함에 앞서 상기 수신 메모리 허브와 동일한 것을 전송하기 위한 상기 구성된 데이터 경로로 상기 중재 패킷을 연결시키는 단계를 더 포함하는, 판독 응답을 전송하는 방법.
  11. 제 8 항에 있어서,
    상기 메모리 허브가 비지인지 여부를 상기 전송 허브로부터 문의를 수신하는 단계 및 상기 메모리 허브가 비지하지 않다는 것을 상기 전송 허브로 지시함으로써 상기 문의에 응답하는 단계를 더 포함하는, 판독 응답을 전송하는 방법.
  12. 판독 응답이 제공되는 메모리 허브의 데이터 경로를 구성하는 방법에 있어서,
    연관된 판독 응답을 위한 데이터 경로 구성을 나타내는 데이터를 포함하는 중재 패킷을 제 1 메모리 허브에서 생성하는 단계;
    상기 제 1 메모리 허브에 연결된 제 2 메모리 허브로 상기 중재 패킷을 제공하는 단계;
    상기 제 2 메모리 허브에서 상기 중재 패킷을 디코딩하는 단계; 및
    상기 연관된 판독 응답 수신을 준비하여 상기 중재 패킷의 데이터에 따라 상기 제 2 메모리 허브의 데이터 경로를 구성하는 단계를 포함하는, 데이터 경로를 구성하는 방법.
  13. 제 12 항에 있어서,
    중재 패킷을 생성하는 단계는 판독 응답으로부터의 상기 중재 패킷을 구별하는데 사용되는 상기 중재 패킷을 위한 데이터를 생성하는 단계를 포함하는, 데이터 경로를 구성하는 방법.
  14. 제 12 항에 있어서,
    상기 데이터 경로를 구성하는 단계는 상기 제 2 메모리 허브를 통해 상기 중재 패킷과 판독 응답을 연결시키기 위해 상기 제 2 메모리 허브의 바이패스 데이터 경로를 가능하게 하는 단계를 포함하는, 데이터 경로를 구성하는 방법.
  15. 제 12 항에 있어서,
    상기 제 2 메모리 허브가 비지인지 결정하는 단계; 및
    상기 제 2 메모리 허브가 비지하지 않은 경우, 상기 제 2 메모리 허브로 상기 연관된 판독 응답을 제공함에 앞서 상기 제 2 메모리 허브로 상기 중재 패킷을 제공하는 단계를 더 포함하는, 데이터 경로를 구성하는 방법.
  16. 제 12 항에 있어서,
    로컬 데이터 경로가 유휴인지를 결정하는 단계;
    상기 로컬 데이터 경로가 유휴인 경우, 상기 연관된 판독 응답을 상기 제 2 메모리 허브로 제공함에 앞서 상기 제 2 메모리 허브로 제공하기 위한 상기 중재 패킷을 생성하는 단계를 더 포함하는, 데이터 경로를 구성하는 방법.
  17. 제 12 항에 있어서,
    상기 중재 패킷을 생성하는 단계는 상기 제 2 메모리 허브를 통해 상기 중재 패킷과 판독 응답을 연결시키기 위한 상기 제 2 메모리 허브의 바이패스 데이터 경로를 가능하게 하는 것을 나타내는 데이터를 포함하는 중재 패킷을 생성하는 단계를 포함하는, 데이터 경로를 구성하는 방법.
  18. 제 2 메모리 허브의 데이터 경로를 구성하기 위해 제 1 및 상기 제 2 메모리 허브간 통신하는 방법에 있어서,
    상기 제 2 메모리 허브를 통해 연관된 판독 응답이 연결되기 위한 중재 패킷 을 생성하는 단계로서, 상기 중재 패킷은 중재 패킷을 식별하는 데이터를 포함하는 커맨드 코드 필드를 구비하고, 상기 제 2 메모리 허브의 데이터 경로 구성을 나타내는 데이터를 포함하는 데이터 경로 필드를 더 구비하는, 상기 패킷 생성 단계;
    상기 연관된 판독 응답을 상기 제 2 메모리 허브로 전송함에 앞서 상기 중재 패킷을 전송하는 단계; 및
    상기 데이터 경로 필드에 포함된 상기 데이터에 따라 상기 제 2 메모리 허브의 데이터 경로를 구성하는 단계를 포함하는, 제 1 및 제 2 메모리 허브간 통신하는 방법.
  19. 제 18 항에 있어서,
    상기 데이터 경로를 구성하는 단계는 상기 제 2 메모리 허브를 통해 상기 중재 패킷과 상기 연관된 판독 응답을 연결시키기 위한 상기 제 2 메모리 허브의 바이패스 데이터 경로를 가능하게 하는 단계를 포함하는, 제 1 및 제 2 메모리 허브간 통신하는 방법.
  20. 제 18 항에 있어서,
    상기 제 2 메모리 허브가 비지인지 결정하는 단계; 및
    상기 제 2 메모리 허브가 비지하지 않은 경우, 상기 연관된 판독 응답을 상기 제 2 메모리 허브로 제공함에 앞서 상기 제 2 메모리 허브로 제공하기 위한 상기 중재 패킷을 생성하는 단계를 더 포함하는, 제 1 및 제 2 메모리 허브간 통신하 는 방법.
  21. 제 19 항에 있어서,
    로컬 데이터 경로가 유휴인지를 결정하는 단계;
    상기 로컬 데이터 경로가 유휴인 경우, 상기 연관된 판독 응답을 상기 제 2 메모리 허브로 제공함에 앞서 상기 제 2 메모리 허브로 제공하기 위한 상기 중재 패킷을 생성하는 단계를 더 포함하는, 제 1 및 제 2 메모리 허브간 통신하는 방법.
  22. 적어도 하나의 메모리 디바이스와 연결된 메모리 허브에 있어서,
    원격 및 로컬 입력 노드들;
    출력 노드;
    상기 원격 및 로컬 입력 노드들에 연결되고, 또한 상기 출력 노드에 연결된 구성화 가능 데이터 경로로서, 상기 구성화 가능 데이터 경로는 상기 원격 및 로컬 입력 노드를 통해 연결된 판독 응답 중 적어도 하나를 상기 출력 노드로 연결시키도록 작동가능한, 상기 구성화 가능 데이터 경로; 및
    상기 구성화 가능 데이터 경로, 상기 출력 노드, 및 상기 원격 입력 노드에 연결된 중재 제어 회로로서, 상기 중재 제어 회로는 상기 로컬 입력 노드를 통해 연결된 연관된 판독 응답을 위한 중재 패킷을 생성하도록 작동가능하고, 상기 중재 패킷은 상기 연관된 판독 응답을 위한 데이터 경로 구성을 나타내는 데이터를 포함하며, 상기 중재 제어 회로는 또한 상기 원격 입력 노드를 통해 연결된 연관된 판 독 응답을 상기 출력 노드로의 연결을 준비하여 상기 원격 입력 노드를 통해 연결된 중재 패킷에 포함된 데이터에 따라 상기 구성화 가능 데이터 경로를 구성하도록 작동가능한, 메모리 허브.
  23. 제 22 항에 있어,
    상기 구성화 가능 데이터 경로는:
    상기 출력 노드에 연결된 출력과 상기 중재 제어 회로에 연결된 제어 노드를 구비한 멀티플렉서;
    상기 원격 입력 노드 및 상기 멀티플렉서의 제 1 입력에 연결된 바이패스 데이터 경로;
    상기 로컬 입력 노드에 연결된 입력을 구비하고 또한 상기 멀티플렉서의 제 2 입력에 연결된 출력을 구비하는 로컬 큐; 및
    상기 원격 입력 노드에 연결된 입력 및 또한 상기 멀티플렉서의 제 3 입력에 연결된 출력을 구비하는 원격 큐로서, 상기 중재 제어 회로는 상기 바이패스 데이터 경로, 로컬 큐 또는 원격 큐를 상기 출력 노드로 선택적으로 연결시키는 상기 멀티플렉서를 위한 제어 신호를 생성하도록 작동가능한, 상기 원격 큐를 포함하는, 메모리 허브.
  24. 제 22 항에 있어서,
    상기 중재 제어 로직은 연관된 판독 응답으로부터 상기 중재 패킷을 구별하 는데 사용되는 상기 중재 패킷을 위한 데이터를 생성하도록 더 작동가능한, 메모리 허브.
  25. 메모리 허브에 있어서,
    입력 노드와 출력 노드 사이에 연결되는 바이패스 데이터 경로로서, 판독 응답들이 활성화에 응답하여 이들 사이에 연결되는, 상기 바이패스 데이터 경로; 및
    상기 메모리 허브에 연결된 메모리 디바이스로부터 판독 데이터를 검색함에 따라 중재 패킷을 생성하도록 작동가능한 상기 바이패스 데이터 경로에 연결된 중재 제어 회로로서, 상기 중재 패킷은 업스트림 메모리 허브의 바이패스 데이터 경로를 가능하게 하는 활성화 데이터를 포함하는 데이터 경로 필드를 구비하며, 상기 중재 제어 회로는 다운스트림 메모리 허브로부터 중재 패킷을 수신하고 상기 입력 노드로부터 수신된 판독 응답을 상기 출력 노드로 연결하는 상기 바이패스 데이터 경로를 가능하게 하도록 더 작동가능한, 상기 중재 제어 회로를 포함하는, 메모리 허브.
  26. 제 25 항에 있어서,
    상기 출력 노드에 연결된 출력과 상기 중재 제어 회로에 연결된 제어 노드를 구비하며, 상기 바이패스 데이터 경로에 연결된 제 1 입력을 더 구비하는, 멀티플렉서;
    로컬 입력 노드에 연결된 입력을 구비하고 상기 멀티플렉서의 제 2 입력에 연결된 출력을 더 구비하는 로컬 큐; 및
    상기 입력 노드에 연결된 입력을 구비하고 상기 멀티플렉서의 제 3 입력에 연결된 출력을 더 구비하는 원격 큐로서, 상기 중재 제어 회로는 상기 바이패스 데이터 경로, 로컬 큐 또는 원격 큐를 상기 출력 노드로 선택적으로 연결시키는 상기 멀티플렉서를 위한 제어 신호를 생성하도록 작동가능한, 상기 원격 큐를 더 포함하는, 메모리 허브.
  27. 메모리 모듈에 있어서,
    복수의 메모리 디바이스들; 및
    상기 메모리 디바이스들에 접근하기 위해 메모리 디바이스 버스를 통해 상기 메모리 디바이스들에 연결된 메모리 허브를 포함하며, 상기 메모리 허브는:
    원격 및 로컬 입력 노드들로서, 상기 로컬 입력 노드는 상기 메모리 디바이스 버스에 연결되는, 상기 원격 및 로컬 입력 노드들;
    출력 노드;
    상기 원격 및 로컬 입력 노드들에 연결되고 상기 출력 노드에 또한 연결되는 구성화 가능 데이터 경로로서, 상기 원격 및 로컬 입력 노드들을 통해 연결된 적어도 하나의 판독 응답을 상기 출력 노드로 연결시키도록 작동가능한, 상기 구성화 가능 데이터 경로; 및
    상기 구성화 가능 데이터 경로, 상기 출력 노드 및 상기 원격 입력 노드에 연결된 중재 제어 회로로서, 상기 중재 제어 회로는 상기 로컬 입력 노드를 통해 연결된 연관된 판독 응답을 위한 중재 패킷을 생성하도록 작동가능하며, 상기 중재 패킷은 상기 연관된 판독 응답을 위한 데이터 경로 구성을 나타내는 데이터를 포함하며, 상기 중재 제어 회로는 또한 상기 원격 입력 노드를 통해 연결된 연관된 판독 응답을 상기 출력 노드로의 연결을 준비하여 상기 원격 입력 노드를 통해 연결된 중재 패킷에 포함된 상기 데이터에 따라 상기 구성화 가능 데이터 경로를 구성하도록 작동가능한, 상기 중재 제어 회로를 포함하는, 메모리 모듈.
  28. 제 27 항에 있어서,
    상기 메모리 허브의 구성화 가능 데이터 경로는:
    상기 출력 노드에 연결된 출력 및 상기 중재 제어 회로에 연결된 제어 노드를 구비하는 멀티플렉서;
    상기 원격 입력 노드와 상기 멀티플렉서의 제 1 입력에 연결된 바이패스 데이터 경로;
    상기 로컬 입력 노드에 연결된 입력을 구비하고 상기 멀티플렉서의 제 2 입력에 연결된 출력을 더 구비하는 로컬 큐; 및
    상기 원격 입력 노드에 연결된 입력을 구비하고 상기 멀티플렉서의 제 3 입력에 연결된 출력을 더 구비하는 원격 큐를 포함하며, 상기 중재 제어 회로는 상기 바이패스 데이터 경로, 로컬 큐 또는 원격 큐를 상기 출력 노드로 선택적으로 선택적으로 연결시키는 상기 멀티플렉서를 위한 제어 신호를 생성하도록 작동가능한, 메모리 모듈.
  29. 제 27 항에 있어서,
    상기 메모리 허브의 중재 제어 로직은 연관된 판독 응답으로부터 상기 중재 패킷을 구별하는데 사용되는 상기 중재 패킷을 위한 데이터를 생성하도록 더 작동가능한, 메모리 모듈.
  30. 메모리 모듈에 있어서,
    복수의 메모리 디바이스들; 및
    상기 메모리 디바이스들에 접근하기 위해 메모리 디바이스 버스를 통해 상기 메모리 디바이스들에 연결되는 메모리 허브를 포함하며, 상기 메모리 허브는:
    입력 노드와 출력 노드간에 연결된 바이패스 데이터 경로로서, 판독 응답들이 활성화에 응답하여 이들 사이에 연결되는, 상기 바이패스 데이터 경로; 및
    상기 메모리 허브에 연결된 메모리 디바이스로부터 판독 데이터를 검색함에 따라 중재 패킷을 생성하도록 작동가능한 상기 바이패스 데이터 경로에 연결된 중재 제어 회로를 포함하며, 상기 중재 패킷은 업스트림 메모리 허브의 바이패스 데이터 경로를 가능하게 하는 활성화 데이터를 포함하는 데이터 경로 필드를 구비하며, 상기 중재 제어 회로는 다운스트림 메모리 허브로부터 중재 패킷을 수신하고 상기 입력 노드로부터 수신된 판독 응답을 상기 출력 노드로 연결하는 상기 바이패스 데이터 경로를 가능하게 하도록 더 작동가능한, 메모리 모듈.
  31. 제 30 항에 있어서,
    상기 출력 노드에 연결된 출력과 상기 중재 제어 회로에 연결된 제어 노드를 구비하는 멀티플렉서로서, 상기 바이패스 데이터 경로에 연결된 제 1 입력을 더 구비하는, 상기 멀티플렉서;
    로컬 입력 노드에 연결된 입력을 구비하고 상기 멀티플렉서의 제 2 입력에 연결된 출력을 더 구비하는 로컬 큐; 및
    상기 입력 노드에 연결된 입력을 구비하고 상기 멀티플렉서의 제 3 입력에 연결된 출력을 더 구비하는 원격 큐를 더 포함하고, 상기 중재 제어 회로는 상기 바이패스 데이터 경로, 로컬 큐 또는 원격 큐를 상기 출력 노드로 선택적으로 연결시키는 상기 멀티플렉서를 위한 제어 신호를 생성하도록 작동가능한, 메모리 모듈.
  32. 프로세서-기반 시스템에 있어서,
    프로세서 버스를 구비하는 프로세서;
    상기 프로세서 버스에 연결되는 시스템 제어기로서, 주변 디바이스 포트를 구비하며, 시스템 메모리 포트에 연결된 제어기를 더 포함하는, 상기 시스템 제어기;
    상기 시스템 제어기의 주변 디바이스 포트에 연결된 적어도 하나의 입력 디바이스;
    상기 시스템 제어기의 주변 디바이스 포트에 연결된 적어도 하나의 출력 디바이스;
    상기 시스템 제어기의 주변 디바이스 포트에 연결된 적어도 하나의 데이터 저장 디바이스;
    메모리 요청들 및 응답들을 전송하기 위한 상기 시스템 제어기에 연결되는 메모리 버스; 및
    상기 메모리 버스에 연결된 복수의 메모리 모듈들을 포함하며, 각 메모리 모듈들은:
    복수의 메모리 디바이스들; 및
    상기 메모리 디바이스들에 접근하기 위해 메모리 디바이스 버스를 통해 상기 메모리 디바이스들에 연결된 메모리 허브를 포함하며, 상기 메모리 허브는:
    원격 및 로컬 입력 노드들로서, 상기 로컬 입력 노드는 상기 메모리 디바이스 버스에 연결된, 상기 원격 및 로컬 입력 노드들;
    출력 노드;
    상기 원격 및 로컬 입력 노드들에 연결되고 상기 출력 노드에 또한 연결되는 구성화 가능 데이터 경로로서, 상기 구성화 가능 데이터 경로는 상기 원격 및 로컬 입력 노드를 통해 연결된 적어도 하나의 판독 응답을 상기 출력 노드로 연결시키도록 작동가능한, 상기 구성화 가능 데이터 패스; 및
    상기 구성화 가능 데이터 경로, 상기 출력 노드, 및 상기 원격 입력 노드에 연결된 중재 제어 회로로서, 상기 중재 제어 회로는 상기 로컬 입력 노드를 통해 연결된 연관된 판독 응답을 위한 중재 패킷을 생성하도록 작동가능며, 상기 중재 패킷은 상기 연관된 판독 응답을 위한 데이터 경로 구성을 나타내는 데이터를 포함 하며, 상기 중재 제어 회로는 또한 상기 원격 입력 노드를 통해 연결된 연관된 판독 응답을 상기 출력 노드로의 연결을 준비하여 상기 원격 입력 노드를 통해 연결된 중재 패킷에 포함된 데이터에 따라 상기 구성화 가능 데이터 경로를 구성하도록 작동가능한, 상기 중재 제어 회로를 포함하는, 프로세서-기반 시스템.
  33. 제 32 항에 있어서,
    상기 메모리 허브의 구성화 가능 데이터 경로는:
    상기 출력 노드에 연결된 출력 및 상기 중재 제어 회로에 연결된 제어 노드를 구비하는 멀티플렉서;
    상기 원격 입력 노드 및 상기 멀티플렉서의 제 1 입력에 연결된 바이패스 데이터 경로;
    상기 로컬 입력 노드에 연결된 입력을 구비하고 상기 멀티플렉서의 제 2 입력에 연결된 출력을 더 구비하는 로컬 큐; 및
    상기 원격 입력 노드에 연결된 입력을 구비하고 상기 멀티플렉서의 제 3 입력에 연결된 출력을 더 구비하는 원격 큐로서, 상기 중재 제어 회로는 상기 바이패스 데이터 경로, 로컬 큐 또는 원격 큐를 상기 출력 노드로 선택적으로 연결시키는 상기 멀티플렉서를 위한 제어 신호를 생성하도록 작동가능한, 상기 원격 큐를 포함하는, 프로세서-기반 시스템.
  34. 제 32 항에 있어서,
    상기 메모리 허브의 중재 제어 로직은 연관된 판독 응답으로부터 상기 중재 패킷을 구별하는데 사용되는 중재 패킷을 위한 데이터를 생성하도록 더 작동가능한, 프로세서-기반 시스템.
  35. 프로세서-기반 시스템에 있어서,
    프로세서 버스를 구비하는 프로세서;
    상기 프로세서 버스에 연결되는 시스템 제어기로서, 주변 디바이스 포트를 구비하며, 시스템 메모리 포트에 연결된 제어기를 포함하는, 시스템 제어기;
    상기 시스템 제어기의 주변 디바이스 포트에 연결된 적어도 하나의 입력 디바이스;
    상기 시스템 제어기의 주변 디바이스 포트에 연결된 적어도 하나의 출력 디바이스;
    상기 시스템 제어기의 주변 디바이스 포트에 연결된 적어도 하나의 데이터 저장 디바이스;
    메모리 요청들 및 응답들을 전송하기 위한 상기 시스템 제어기에 연결되는 메모리 버스; 및
    상기 메모리 버스에 연결되는 복수의 메모리 모듈들을 포함하며, 각 메모리 모듈은:
    복수의 메모리 디바이스들; 및
    상기 메모리 디바이스들에 접근하기 위해 메모리 디바이스 버스를 통해 상기 메모리 디바이스들에 연결되는 메모리 허브를 포함하며, 상기 메모리 허브는:
    입력 노드 및 출력 노드 사이에 연결되는 바이패스 데이터 경로로서, 판독 응답들이 활성화에 응답하여 이들 사이에 연결되는, 상기 바이패스 데이터 경로; 및
    상기 메모리 허브에 연결된 메모리 디바이스로부터 판독 데이터를 검색함에 따라 중재 패킷을 생성하도록 작동가능한 상기 바이패스 데이터 경로에 연결된 중재 제어 회로로서, 상기 중재 패킷은 업스트림 메모리 허브의 바이패스 데이터 경로를 가능하게 하는 활성화 데이터를 포함하는 데이터 경로 필드를 구비하며, 상기 중재 제어 회로는 다운스트림 메모리 허브로부터 중재 패킷을 수신하고 상기 입력 노드로부터 수신된 판독 응답을 상기 출력 노드로 연결하는 상기 바이패스 데이터 경로를 가능하게 하도록 더 작동가능한, 상기 중재 제어 회로를 더 포함하는, 프로세서-기반 시스템.
  36. 제 35 항에 있어서,
    상기 메모리 허브는:
    상기 출력 노드에 연결된 출력 및 상기 중재 제어 회로에 연결된 제어 노드를 구비하며, 상기 바이패스 데이터 경로에 연결된 제 1 입력을 더 구비하는, 멀티플렉서;
    로컬 입력 노드에 연결된 입력을 구비하고 상기 멀티플렉서의 제 2 입력에 연결된 출력을 더 구비하는 로컬 큐; 및
    상기 입력 노드에 연결된 입력을 구비하고 상기 멀티플렉서의 제 3 입력에 연결된 출력을 더 구비하는 원격 큐로서, 상기 중재 제어 회로는 상기 바이패스 데이터 경로, 로컬 큐, 또는 원격 큐를 상기 출력 노드로 선택적으로 연결시키는 상기 멀티플렉서를 위한 제어 신호를 생성하도록 작동가능한, 상기 원격 큐를 더 포함하는, 프로세서-기반 시스템.
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