JPH1049511A - １チップマイクロコンピュータ - Google Patents
１チップマイクロコンピュータInfo
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- JPH1049511A JPH1049511A JP8204410A JP20441096A JPH1049511A JP H1049511 A JPH1049511 A JP H1049511A JP 8204410 A JP8204410 A JP 8204410A JP 20441096 A JP20441096 A JP 20441096A JP H1049511 A JPH1049511 A JP H1049511A
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- 241001323319 Psen Species 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
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- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
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Abstract
(57)【要約】
【課題】 外部メモリ選択時にも内部メモリと同等のア
クセスタイムを確保することが可能な１チップマイクロ
コンピュータを提供する。 【解決手段】 １チップマイクロコンピュータ１０は、
内部ＲＯＭ１１、制御回路１２、出力端子１３、入力端
子１４、制御回路１５、セレクタ１６、命令レジスタ１
７、ディレイ回路１８及び書込み信号セレクトゲート１
９により構成し、ディレイ回路１８及び書込み信号セレ
クトゲート１９からなる制御手段２０は、外部ＲＯＭ３
０動作が選択された場合、そのＲＯＭデータを命令レジ
スタ１７にフェッチするタイミングを、外部ＲＯＭ３０
動作に必要なアドレス及び制御信号が外部に伝達される
遅延時間を考慮したフェッチタイミングにする。
クセスタイムを確保することが可能な１チップマイクロ
コンピュータを提供する。 【解決手段】 １チップマイクロコンピュータ１０は、
内部ＲＯＭ１１、制御回路１２、出力端子１３、入力端
子１４、制御回路１５、セレクタ１６、命令レジスタ１
７、ディレイ回路１８及び書込み信号セレクトゲート１
９により構成し、ディレイ回路１８及び書込み信号セレ
クトゲート１９からなる制御手段２０は、外部ＲＯＭ３
０動作が選択された場合、そのＲＯＭデータを命令レジ
スタ１７にフェッチするタイミングを、外部ＲＯＭ３０
動作に必要なアドレス及び制御信号が外部に伝達される
遅延時間を考慮したフェッチタイミングにする。
Description
【０００１】
【発明の属する技術分野】本発明は、１チップマイクロ
コンピュータに関し、特に、外部メモリに格納されたプ
ログラムを実行可能にした外部メモリアクセス回路を備
えた１チップマイクロコンピュータに関する。
コンピュータに関し、特に、外部メモリに格納されたプ
ログラムを実行可能にした外部メモリアクセス回路を備
えた１チップマイクロコンピュータに関する。
【０００２】
【従来の技術】一般に、１チップマイクロコンピュータ
は内部にＲＯＭを持ち、このＲＯＭに書かれているプロ
グラムに従って動作するが、別途外部ＲＯＭにプログラ
ムを書き込んでそれを１チップマイクロコンピュータの
データ入力端子に接続し、外部から命令を取り込むこと
によって動作させることもできる。
は内部にＲＯＭを持ち、このＲＯＭに書かれているプロ
グラムに従って動作するが、別途外部ＲＯＭにプログラ
ムを書き込んでそれを１チップマイクロコンピュータの
データ入力端子に接続し、外部から命令を取り込むこと
によって動作させることもできる。
【０００３】従来のこの種の１チップマイクロコンピュ
ータとしては、例えば特開昭６２−１５６７３７号公報
に開示されたものがある。上記公報に記載の装置は、内
部ＲＯＭ動作と外部ＲＯＭ動作を切り替える切替回路
と、この切替回路の出力を受け、１チップマイクロコン
ピュータを動作させるために必要な命令を一時保持する
命令レジスタとを備え、外部ＲＯＭに格納されたプログ
ラムを実行できるようにしている。
ータとしては、例えば特開昭６２−１５６７３７号公報
に開示されたものがある。上記公報に記載の装置は、内
部ＲＯＭ動作と外部ＲＯＭ動作を切り替える切替回路
と、この切替回路の出力を受け、１チップマイクロコン
ピュータを動作させるために必要な命令を一時保持する
命令レジスタとを備え、外部ＲＯＭに格納されたプログ
ラムを実行できるようにしている。
【０００４】上記切替回路は、内部ＲＯＭまたは外部Ｒ
ＯΜのデータを選択する切り替えゲートから構成され、
この切り替えゲートの内部／外部の選択は、内部信号に
より行われている。また、この内部信号により、外部Ｒ
ＯＭに必要な制御信号が生成され、外部端子より出力さ
れる。また、上記命令レジスタに命令をラッチするタイ
ミング信号も内部信号により行われている。
ＯΜのデータを選択する切り替えゲートから構成され、
この切り替えゲートの内部／外部の選択は、内部信号に
より行われている。また、この内部信号により、外部Ｒ
ＯＭに必要な制御信号が生成され、外部端子より出力さ
れる。また、上記命令レジスタに命令をラッチするタイ
ミング信号も内部信号により行われている。
【０００５】図３は上記内部ＲＯＭと外部ＲＯＭを切り
替える切替回路を備えた１チップマイクロコンピュータ
のメモリアクセスタイミングを示すタイミングチャート
である。
替える切替回路を備えた１チップマイクロコンピュータ
のメモリアクセスタイミングを示すタイミングチャート
である。
【０００６】図３において、ＯＳＣは発振器入力、１／
２ＯＳＣはその分周出力、ＡＬＥはアドレスラッチイネ
ーブル（ＡＬＥ：Address Latch Enable）信号、＊ＰＳ
ＥＮ（＊は、反転信号を示す。）はリード動作のストロ
ーブ信号出力である。同図（ａ）が内部ＲＯＭ時、同図
（ｂ）が外部ＲＯＭ時である。
２ＯＳＣはその分周出力、ＡＬＥはアドレスラッチイネ
ーブル（ＡＬＥ：Address Latch Enable）信号、＊ＰＳ
ＥＮ（＊は、反転信号を示す。）はリード動作のストロ
ーブ信号出力である。同図（ａ）が内部ＲＯＭ時、同図
（ｂ）が外部ＲＯＭ時である。
【０００７】図３に示すように、例えば外部ＲＯＭ時に
は、１チップマイクロコンピュータがアドレスラッチイ
ネーブル（ＡＬＥ）信号の立ち下がりエッジのタイミン
グで外部ＲＯＭに対しアドレスを指定し、外部ＲＯＭの
データバス端子から命令を取り込み実行する。
は、１チップマイクロコンピュータがアドレスラッチイ
ネーブル（ＡＬＥ）信号の立ち下がりエッジのタイミン
グで外部ＲＯＭに対しアドレスを指定し、外部ＲＯＭの
データバス端子から命令を取り込み実行する。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の１チップマイクロコンピュータにあっては、
内部信号を受けた切替回路が、単純に内部ＲＯＭと外部
ＲＯΜのデータを選択する構成となっていたため、以下
のような問題点があった。
うな従来の１チップマイクロコンピュータにあっては、
内部信号を受けた切替回路が、単純に内部ＲＯＭと外部
ＲＯΜのデータを選択する構成となっていたため、以下
のような問題点があった。
【０００９】すなわち、命令レジスタに命令を取り込む
タイミングは遅延のない内部信号であり、内部ＲΟΜを
選択している場合は、アクセスタイムに問題は生じな
い。ところが、外部ＲＯＭが選択されて、外部ＲＯＭの
命令を命令レジスタに取り込む場合、外部ＲＯΜのアク
セスに必要な制御信号は、遅延のない命令レジスタへの
取り込みタイミング信号を基準に、外部メモリ制御信号
発生回路で生成され、外部端子を経て外部ＲＯＭに伝達
されるため、この制御信号と命令レジスタへの取り込み
タイミング信号との間に時間差が生じる。すなわち、外
部メモリ制御信号の方が、命令レジスタ取り込みタイミ
ング信号よりも遅れてしまうので、内部ＲＯＭを選択し
た場合と外部ＲＯＭを選択した場合とでは、外部ＲＯＭ
を選択した場合の方がアクセスタイムに余裕がなくなる
という欠点があった。
タイミングは遅延のない内部信号であり、内部ＲΟΜを
選択している場合は、アクセスタイムに問題は生じな
い。ところが、外部ＲＯＭが選択されて、外部ＲＯＭの
命令を命令レジスタに取り込む場合、外部ＲＯΜのアク
セスに必要な制御信号は、遅延のない命令レジスタへの
取り込みタイミング信号を基準に、外部メモリ制御信号
発生回路で生成され、外部端子を経て外部ＲＯＭに伝達
されるため、この制御信号と命令レジスタへの取り込み
タイミング信号との間に時間差が生じる。すなわち、外
部メモリ制御信号の方が、命令レジスタ取り込みタイミ
ング信号よりも遅れてしまうので、内部ＲＯＭを選択し
た場合と外部ＲＯＭを選択した場合とでは、外部ＲＯＭ
を選択した場合の方がアクセスタイムに余裕がなくなる
という欠点があった。
【００１０】例えば、図３に示すように、内部ＲＯＭ時
のアドレスラッチイネーブル（ＡＬＥ）信号、＊ＰＳＥ
Ｎ信号及びアドレス出力に対して、外部ＲＯＭ時は、ゲ
ート段数や端子容量等によりＡＬＥ信号、＊ＰＳＥＮ信
号及びアドレス出力に同図（ｂ）に示すような遅延が生
じるが、ＲＯＭデータフェッチ信号は、外部に出力され
ないので遅延はない。
のアドレスラッチイネーブル（ＡＬＥ）信号、＊ＰＳＥ
Ｎ信号及びアドレス出力に対して、外部ＲＯＭ時は、ゲ
ート段数や端子容量等によりＡＬＥ信号、＊ＰＳＥＮ信
号及びアドレス出力に同図（ｂ）に示すような遅延が生
じるが、ＲＯＭデータフェッチ信号は、外部に出力され
ないので遅延はない。
【００１１】つまり、外部ＲＯＭを選択する場合には、
上記アクセスタイムに余裕がないことを考慮して高速な
回路が必要となり、回路を構成する部品も高価かつ入手
し難いものが必要になる。また、内部ＲＯＭを選択する
場合も上記外部ＲＯＭのアクセスタイムに合わせて微妙
に調整を行わなければならず手間がかかっていた。
上記アクセスタイムに余裕がないことを考慮して高速な
回路が必要となり、回路を構成する部品も高価かつ入手
し難いものが必要になる。また、内部ＲＯＭを選択する
場合も上記外部ＲＯＭのアクセスタイムに合わせて微妙
に調整を行わなければならず手間がかかっていた。
【００１２】特に、マイクロコンピュータの高速化に伴
って内部ＲＯＭ選択時と外部ＲＯΜ選択時のタイミング
のずれの調整が困難になっていた。
って内部ＲＯＭ選択時と外部ＲＯΜ選択時のタイミング
のずれの調整が困難になっていた。
【００１３】本発明は、外部メモリ選択時にも内部メモ
リと同等のアクセスタイムを確保することが可能な１チ
ップマイクロコンピュータを提供することを目的とす
る。
リと同等のアクセスタイムを確保することが可能な１チ
ップマイクロコンピュータを提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明に係る１チップマ
イクロコンピュータは、内部メモリ動作と外部メモリ動
作を選択する選択回路と、選択回路からのメモリデータ
をフェッチする命令レジスタとを有する１チップマイク
ロコンピュータにおいて、外部メモリ動作タイミング
を、内部メモリ動作に対応した動作タイミングに制御す
る制御手段を備えて構成する。
イクロコンピュータは、内部メモリ動作と外部メモリ動
作を選択する選択回路と、選択回路からのメモリデータ
をフェッチする命令レジスタとを有する１チップマイク
ロコンピュータにおいて、外部メモリ動作タイミング
を、内部メモリ動作に対応した動作タイミングに制御す
る制御手段を備えて構成する。
【００１５】また、制御手段は、外部メモリ動作が選択
された時、外部メモリデータを命令レジスタにフェッチ
するタイミングを、外部メモリ動作に必要なアドレス及
び制御信号が外部に伝達される遅延時間を加えたフェッ
チタイミングにするように制御してもよく、また、制御
手段は、メモリデータをフェッチするメモリデータフェ
ッチ信号を、所定時間遅延する遅延手段を備え、遅延手
段により外部メモリ動作タイミングを所定時間遅延させ
て内部メモリ動作に対応した動作に制御するようにして
もよい。
された時、外部メモリデータを命令レジスタにフェッチ
するタイミングを、外部メモリ動作に必要なアドレス及
び制御信号が外部に伝達される遅延時間を加えたフェッ
チタイミングにするように制御してもよく、また、制御
手段は、メモリデータをフェッチするメモリデータフェ
ッチ信号を、所定時間遅延する遅延手段を備え、遅延手
段により外部メモリ動作タイミングを所定時間遅延させ
て内部メモリ動作に対応した動作に制御するようにして
もよい。
【００１６】また、遅延時間は、内部のアドレス及びメ
モリ制御信号が、所定制御回路、及び出力端子を経て外
部メモリのアドレス及び制御信号となるまでの遅延と略
同一の遅延時間であってもよい。
モリ制御信号が、所定制御回路、及び出力端子を経て外
部メモリのアドレス及び制御信号となるまでの遅延と略
同一の遅延時間であってもよい。
【００１７】また、本発明に係る１チップマイクロコン
ピュータは、制御手段が、外部メモリ制御信号の出力端
子出力を受け、外部メモリ動作が選択された時、出力端
子出力タイミングで外部メモリデータを命令レジスタに
フェッチするように制御するものであってもよい。
ピュータは、制御手段が、外部メモリ制御信号の出力端
子出力を受け、外部メモリ動作が選択された時、出力端
子出力タイミングで外部メモリデータを命令レジスタに
フェッチするように制御するものであってもよい。
【００１８】さらに、上記１チップマイクロコンピュー
タは、内部メモリ動作と外部メモリ動作を選択する選択
信号を、プログラム制御可能な手段を備え、該プログラ
ム制御可能な選択信号により内部メモリ動作と外部メモ
リ動作を選択するものであってもよい。
タは、内部メモリ動作と外部メモリ動作を選択する選択
信号を、プログラム制御可能な手段を備え、該プログラ
ム制御可能な選択信号により内部メモリ動作と外部メモ
リ動作を選択するものであってもよい。
【００１９】
【発明の実施の形態】本発明に係る１チップマイクロコ
ンピュータは、マイクロコントローラ等の１チップマイ
クロコンピュータに適用することができる。
ンピュータは、マイクロコントローラ等の１チップマイ
クロコンピュータに適用することができる。
【００２０】図１は本発明の第１の実施形態に係る１チ
ップマイクロコンピュータの構成図である。
ップマイクロコンピュータの構成図である。
【００２１】図１において、１０は１チップマイクロコ
ンピュータ、３０は１チップマイクロコンピュータに接
続可能な外部ＲＯＭ（外部メモリ）であり、１チップマ
イクロコンピュータ１０は、内部ＲＯＭ１１（内部メモ
リ）、制御回路１２、出力端子１３、入力端子１４、制
御回路１５、セレクタ１６（選択回路）、命令レジスタ
１７、ディレイ回路１８及び書込み信号セレクトゲート
１９により構成される。
ンピュータ、３０は１チップマイクロコンピュータに接
続可能な外部ＲＯＭ（外部メモリ）であり、１チップマ
イクロコンピュータ１０は、内部ＲＯＭ１１（内部メモ
リ）、制御回路１２、出力端子１３、入力端子１４、制
御回路１５、セレクタ１６（選択回路）、命令レジスタ
１７、ディレイ回路１８及び書込み信号セレクトゲート
１９により構成される。
【００２２】上記ディレイ回路１８及び書込み信号セレ
クトゲート１９は、全体として、外部ＲＯＭ動作タイミ
ングを、内部ＲＯＭ動作に対応した動作タイミングに制
御する制御手段２０を構成する。
クトゲート１９は、全体として、外部ＲＯＭ動作タイミ
ングを、内部ＲＯＭ動作に対応した動作タイミングに制
御する制御手段２０を構成する。
【００２３】また、２１はアドレスバス、２２はデータ
バス、２３はＲＯＭデータ（メモリデータ）フェッチ信
号、２４は内部ＲＯＭデータを選択するか外部ＲＯＭデ
ータを選択するかのセレクト信号である内部／外部切替
信号、２５は命令レジスタ１７の書込み信号である。
バス、２３はＲＯＭデータ（メモリデータ）フェッチ信
号、２４は内部ＲＯＭデータを選択するか外部ＲＯＭデ
ータを選択するかのセレクト信号である内部／外部切替
信号、２５は命令レジスタ１７の書込み信号である。
【００２４】上記内部ＲＯＭ１１は、１チップマイクロ
コンピュータ１０に内蔵された読み出し専用のメモリで
あり、プログラムカウンタ（ＰＣ）により指定されたア
ドレスの記憶データを出力する。
コンピュータ１０に内蔵された読み出し専用のメモリで
あり、プログラムカウンタ（ＰＣ）により指定されたア
ドレスの記憶データを出力する。
【００２５】上記制御回路１２は、外部ＲＯＭ３０を制
御するために動作する制御回路であり、アドレス、アド
レスラッチイネーブル（ＡＬＥ）信号、外部ＲＯＭ３０
のチップセレクトを行うリード動作のストローブ信号
（＊ＰＳＥＮ信号）が入力され、タイミング制御がされ
た後、出力端子１３を介して外部に出力される。
御するために動作する制御回路であり、アドレス、アド
レスラッチイネーブル（ＡＬＥ）信号、外部ＲＯＭ３０
のチップセレクトを行うリード動作のストローブ信号
（＊ＰＳＥＮ信号）が入力され、タイミング制御がされ
た後、出力端子１３を介して外部に出力される。
【００２６】上記外部ＲＯＭ３０は、１チップマイクロ
コンピュータ１０の外部プログラムメモリとして接続さ
れた読み出し専用メモリであり、アドレスの入力端子
Ａ、データの出力端子Ｄ、外部ＲＯＭ３０のチップイネ
ーブル（ＣＥ：Chip Enable）信号出力端子＊ＣＥ等を
備えている。１チップマイクロコンピュータ１０から出
力される＊ＰＳＥＮ信号は、外部ＲＯＭ３０の＊ＣＥ端
子に入力され、データを出力する。
コンピュータ１０の外部プログラムメモリとして接続さ
れた読み出し専用メモリであり、アドレスの入力端子
Ａ、データの出力端子Ｄ、外部ＲＯＭ３０のチップイネ
ーブル（ＣＥ：Chip Enable）信号出力端子＊ＣＥ等を
備えている。１チップマイクロコンピュータ１０から出
力される＊ＰＳＥＮ信号は、外部ＲＯＭ３０の＊ＣＥ端
子に入力され、データを出力する。
【００２７】上記外部ＲＯＭ３０のデータ出力は、入力
端子１４を介して１チップマイクロコンピュータ１０に
入力され、上記制御回路１５を経て上記セレクタ１６の
一方に入力される。
端子１４を介して１チップマイクロコンピュータ１０に
入力され、上記制御回路１５を経て上記セレクタ１６の
一方に入力される。
【００２８】また、上記セレクタ１６の他方には、内部
ＲＯＭ１１のデータ出力が入力され、セレクタ１６は、
内部／外部切替信号２４に従って内部ＲＯＭ１１のデー
タ又は外部ＲＯＭ３０のデータの何れかを選択して出力
する。例えば、内部／外部切替信号２４が「１」のとき
は内部ＲＯＭ１１のデータ出力を、また「０」のときは
外部ＲＯＭ３０のデータ出力を選択する。なお、この内
部／外部切替信号２４は、後述するように書込み信号セ
レクトゲート１９にも入力される。
ＲＯＭ１１のデータ出力が入力され、セレクタ１６は、
内部／外部切替信号２４に従って内部ＲＯＭ１１のデー
タ又は外部ＲＯＭ３０のデータの何れかを選択して出力
する。例えば、内部／外部切替信号２４が「１」のとき
は内部ＲＯＭ１１のデータ出力を、また「０」のときは
外部ＲＯＭ３０のデータ出力を選択する。なお、この内
部／外部切替信号２４は、後述するように書込み信号セ
レクトゲート１９にも入力される。
【００２９】上記命令レジスタ１７は、セレクタ１６に
より選択された内部ＲＯＭ１１又は外部ＲＯＭ３０のデ
ータを、書込み信号セレクトゲート１９の出力である書
込み信号２５によりラッチする。
より選択された内部ＲＯＭ１１又は外部ＲＯＭ３０のデ
ータを、書込み信号セレクトゲート１９の出力である書
込み信号２５によりラッチする。
【００３０】上記ディレイ回路１８は、ＲＯＭデータフ
ェッチ信号２３を所定時間遅延させる遅延回路であり、
遅延量は内部のＲＯＭアドレス、ＡＬＥ信号及び＊ＰＳ
ＥＮ信号が制御回路１２、出力端子１３を経て外部ＲＯ
Ｍ３０のアドレス及び＊ＣＥ信号となるまでの遅延とほ
ぼ同じ遅延時間となるように設定する。
ェッチ信号２３を所定時間遅延させる遅延回路であり、
遅延量は内部のＲＯＭアドレス、ＡＬＥ信号及び＊ＰＳ
ＥＮ信号が制御回路１２、出力端子１３を経て外部ＲＯ
Ｍ３０のアドレス及び＊ＣＥ信号となるまでの遅延とほ
ぼ同じ遅延時間となるように設定する。
【００３１】上記書込み信号セレクトゲート１９は、例
えばＡＮＤゲート及びＯＲゲートから構成され、内部／
外部切替信号２４に従って入力されたＲＯＭデータフェ
ッチ信号２３又は上記ディレイ回路１８により所定時間
遅延させた信号の何れかを選択し、その出力を命令レジ
スタ１７の書込み信号２５として出力する。
えばＡＮＤゲート及びＯＲゲートから構成され、内部／
外部切替信号２４に従って入力されたＲＯＭデータフェ
ッチ信号２３又は上記ディレイ回路１８により所定時間
遅延させた信号の何れかを選択し、その出力を命令レジ
スタ１７の書込み信号２５として出力する。
【００３２】以下、上述のように構成された１チップマ
イクロコンピュータ１０の動作を説明する。
イクロコンピュータ１０の動作を説明する。
【００３３】まず、内部ＲＯＭ１１が選択されると、内
部／外部切替信号２４は「１」となり、セレクタ１６の
出力としては内部ＲＯＭデータ出力が選択され、内部Ｒ
ＯＭ１１のデータが命令レジスタ１７に入力される。
部／外部切替信号２４は「１」となり、セレクタ１６の
出力としては内部ＲＯＭデータ出力が選択され、内部Ｒ
ＯＭ１１のデータが命令レジスタ１７に入力される。
【００３４】命令レジスタ１７の書込み信号は、書込み
信号セレクトゲート１９によりＲＯＭデータフェッチ信
号２３が選択される。
信号セレクトゲート１９によりＲＯＭデータフェッチ信
号２３が選択される。
【００３５】この場合、内部／外部切替信号２４が
「１」であり命令レジスタ１７に入力されるＲＯＭデー
タはセレクタ１６によって、内部ＲＯＭデータが選択さ
れているため、内部ＲＯＭ１１が選択されている時、制
御回路１２、出力端子１３、外部ＲＯＭ３０、入力端子
１４及び制御回路１５は、動作していても動作していな
くても１チップマイクロコンピュータ１０の動作には影
響を与えることはない。しかし、通常は１チップマイク
ロコンピュータ１０の消費電力低減やノイズ発生低減の
目的のため、内部ＲＯＭ１１が選択されている時は上記
制御回路１２、出力端子１３、外部ＲＯＭ３０、入力端
子１４及び制御回路１５の動作を停止させている。
「１」であり命令レジスタ１７に入力されるＲＯＭデー
タはセレクタ１６によって、内部ＲＯＭデータが選択さ
れているため、内部ＲＯＭ１１が選択されている時、制
御回路１２、出力端子１３、外部ＲＯＭ３０、入力端子
１４及び制御回路１５は、動作していても動作していな
くても１チップマイクロコンピュータ１０の動作には影
響を与えることはない。しかし、通常は１チップマイク
ロコンピュータ１０の消費電力低減やノイズ発生低減の
目的のため、内部ＲＯＭ１１が選択されている時は上記
制御回路１２、出力端子１３、外部ＲＯＭ３０、入力端
子１４及び制御回路１５の動作を停止させている。
【００３６】次に、外部ＲＯＭ３０が選択されると、内
部／外部切替信号２４は「０」となり、セレクタ１６の
出力としては外部ＲＯＭ３０の出力データが入力端子１
４及び制御回路１５を経て選択され、命令レジスタ１７
に入力される。
部／外部切替信号２４は「０」となり、セレクタ１６の
出力としては外部ＲＯＭ３０の出力データが入力端子１
４及び制御回路１５を経て選択され、命令レジスタ１７
に入力される。
【００３７】命令レジスタ１７の書込み信号は、書込み
信号セレクトゲート１９によりＲＯＭデータフェッチ信
号２３を所定時間遅延させた信号が選択される。
信号セレクトゲート１９によりＲＯＭデータフェッチ信
号２３を所定時間遅延させた信号が選択される。
【００３８】すなわち、ＲＯＭデータフェッチ信号２３
は、ディレイ回路１８により所定時間遅延されて書込み
信号セレクトゲート１９を介して命令レジスタ１７に入
力される。
は、ディレイ回路１８により所定時間遅延されて書込み
信号セレクトゲート１９を介して命令レジスタ１７に入
力される。
【００３９】ここで、このＲＯＭデータフェッチ信号２
３を所定時間遅延させる遅延量は、内部のＲＯＭアドレ
ス、ＡＬＥ信号及び＊ＰＳＥＮ信号が、制御回路１２、
出力端子１３を経て外部ＲＯＭ３０のアドレス及び＊Ｃ
Ｅ信号となるまでの遅延とほぼ同じ遅延時間となるよう
に設定されている。
３を所定時間遅延させる遅延量は、内部のＲＯＭアドレ
ス、ＡＬＥ信号及び＊ＰＳＥＮ信号が、制御回路１２、
出力端子１３を経て外部ＲＯＭ３０のアドレス及び＊Ｃ
Ｅ信号となるまでの遅延とほぼ同じ遅延時間となるよう
に設定されている。
【００４０】これにより、外部ＲＯＭ３０が選択された
時には、命令レジスタ１７に命令をフェッチするタイミ
ングが内部ＲＯＭ１１を選択した時よりも制御回路１
２、出力端子１３を経てアドレスや＊ＰＳＥＮ信号が遅
延する時間とほぼ同じ時間遅延して動作することにな
る。
時には、命令レジスタ１７に命令をフェッチするタイミ
ングが内部ＲＯＭ１１を選択した時よりも制御回路１
２、出力端子１３を経てアドレスや＊ＰＳＥＮ信号が遅
延する時間とほぼ同じ時間遅延して動作することにな
る。
【００４１】以上説明したように、第１の実施形態に係
る１チップマイクロコンピュータ１０は、内部ＲＯＭ１
１、制御回路１２、出力端子１３、入力端子１４、制御
回路１５、セレクタ１６、命令レジスタ１７、ディレイ
回路１８及び書込み信号セレクトゲート１９により構成
し、ディレイ回路１８及び書込み信号セレクトゲート１
９からなる制御手段２０は、外部ＲＯＭ３０動作が選択
された場合、そのＲＯＭデータを命令レジスタ１７にフ
ェッチするタイミングを、外部ＲＯＭ３０動作に必要な
アドレス及び制御信号が外部に伝達される遅延時間を考
慮したフェッチタイミングにするようにしているので、
外部ＲＯＭ３０が選択された時には、命令レジスタ１７
のフェッチタイミング信号を、制御回路１２、出力端子
１３を経てアドレスや＊ＰＳＥＮ信号が遅延する時間と
ほぼ同じ時間遅延して動作することになるため、内部Ｒ
ＯＭ１１と同等のアクセスタイムが確保することができ
るという効果を得ることができる。
る１チップマイクロコンピュータ１０は、内部ＲＯＭ１
１、制御回路１２、出力端子１３、入力端子１４、制御
回路１５、セレクタ１６、命令レジスタ１７、ディレイ
回路１８及び書込み信号セレクトゲート１９により構成
し、ディレイ回路１８及び書込み信号セレクトゲート１
９からなる制御手段２０は、外部ＲＯＭ３０動作が選択
された場合、そのＲＯＭデータを命令レジスタ１７にフ
ェッチするタイミングを、外部ＲＯＭ３０動作に必要な
アドレス及び制御信号が外部に伝達される遅延時間を考
慮したフェッチタイミングにするようにしているので、
外部ＲＯＭ３０が選択された時には、命令レジスタ１７
のフェッチタイミング信号を、制御回路１２、出力端子
１３を経てアドレスや＊ＰＳＥＮ信号が遅延する時間と
ほぼ同じ時間遅延して動作することになるため、内部Ｒ
ＯＭ１１と同等のアクセスタイムが確保することができ
るという効果を得ることができる。
【００４２】すなわち、本実施形態に係る１チップマイ
クロコンピュータ１０は、従来例のように単に内部ＲＯ
Ｍと外部ＲＯΜのデータを選択する態様ではなく、内部
ＲＯＭ動作と外部ＲＯＭ動作タイミングを全体的に考慮
に容れ、その調整手段として、外部ＲＯＭ動作タイミン
グを、内部ＲＯＭ動作に対応した動作タイミングに制御
する制御手段２０を備えた構成としているため、外部Ｒ
ＯＭを選択した場合であっても、内部ＲＯＭと同等のア
クセスタイムを確保することができ、回路を構成する部
品にも内部ＲＯＭの場合と同様なものが使用できる。ま
た、内部ＲＯＭ選択時と外部ＲＯΜ選択時のタイミング
のずれが発生しないため調整が容易となる。
クロコンピュータ１０は、従来例のように単に内部ＲＯ
Ｍと外部ＲＯΜのデータを選択する態様ではなく、内部
ＲＯＭ動作と外部ＲＯＭ動作タイミングを全体的に考慮
に容れ、その調整手段として、外部ＲＯＭ動作タイミン
グを、内部ＲＯＭ動作に対応した動作タイミングに制御
する制御手段２０を備えた構成としているため、外部Ｒ
ＯＭを選択した場合であっても、内部ＲＯＭと同等のア
クセスタイムを確保することができ、回路を構成する部
品にも内部ＲＯＭの場合と同様なものが使用できる。ま
た、内部ＲＯＭ選択時と外部ＲＯΜ選択時のタイミング
のずれが発生しないため調整が容易となる。
【００４３】図２は本発明の第２の実施形態に係る１チ
ップマイクロコンピュータの構成を示すブロック図であ
る。なお、本実施形態に係る１チップマイクロコンピュ
ータの説明にあたり図１に示す１チップマイクロコンピ
ュータと同一構成部分には同一符号を付して重複部分の
説明を省略する。
ップマイクロコンピュータの構成を示すブロック図であ
る。なお、本実施形態に係る１チップマイクロコンピュ
ータの説明にあたり図１に示す１チップマイクロコンピ
ュータと同一構成部分には同一符号を付して重複部分の
説明を省略する。
【００４４】図２において、４０は１チップマイクロコ
ンピュータ、３０は１チップマイクロコンピュータに接
続可能な外部ＲＯＭであり、１チップマイクロコンピュ
ータ４０は、内部ＲＯＭ１１、制御回路１２、出力端子
１３、入力端子１４、制御回路１５、セレクタ１６、命
令レジスタ１７、書込み信号セレクトゲート１９及びイ
ンバータ４１により構成される。
ンピュータ、３０は１チップマイクロコンピュータに接
続可能な外部ＲＯＭであり、１チップマイクロコンピュ
ータ４０は、内部ＲＯＭ１１、制御回路１２、出力端子
１３、入力端子１４、制御回路１５、セレクタ１６、命
令レジスタ１７、書込み信号セレクトゲート１９及びイ
ンバータ４１により構成される。
【００４５】また、２１はアドレスバス、２２はデータ
バス、２３はＲＯＭデータフェッチ信号、２４は内部Ｒ
ＯＭデータを選択するか外部ＲＯＭデータを選択するか
のセレクト信号である内部／外部切替信号、２５は命令
レジスタ１７の書込み信号である。
バス、２３はＲＯＭデータフェッチ信号、２４は内部Ｒ
ＯＭデータを選択するか外部ＲＯＭデータを選択するか
のセレクト信号である内部／外部切替信号、２５は命令
レジスタ１７の書込み信号である。
【００４６】上記内部ＲＯＭ１１は、１チップマイクロ
コンピュータ１０に内蔵された読み出し専用のメモリで
あり、プログラムカウンタ（ＰＣ）により指定されたア
ドレスの記憶データを出力する。
コンピュータ１０に内蔵された読み出し専用のメモリで
あり、プログラムカウンタ（ＰＣ）により指定されたア
ドレスの記憶データを出力する。
【００４７】上記制御回路１２は、外部ＲＯＭ３０を制
御するために動作する制御回路であり、アドレス、アド
レスラッチイネーブル（ＡＬＥ）信号、外部ＲＯＭ３０
のチップセレクトを行うリード動作のストローブ信号
（＊ＰＳＥＮ信号）が入力され、タイミング制御がされ
た後、出力端子１３を介して外部に出力される。
御するために動作する制御回路であり、アドレス、アド
レスラッチイネーブル（ＡＬＥ）信号、外部ＲＯＭ３０
のチップセレクトを行うリード動作のストローブ信号
（＊ＰＳＥＮ信号）が入力され、タイミング制御がされ
た後、出力端子１３を介して外部に出力される。
【００４８】ここで、本実施形態にあっては、外部ＲＯ
Ｍ３０の動作制御信号である＊ＰＳＥＮ信号を出力する
出力端子１３が、インバータ４１を介して書込み信号セ
レクトゲート１９に接続されている。
Ｍ３０の動作制御信号である＊ＰＳＥＮ信号を出力する
出力端子１３が、インバータ４１を介して書込み信号セ
レクトゲート１９に接続されている。
【００４９】上記外部ＲＯＭ３０は、１チップマイクロ
コンピュータ１０の外部プログラムメモリとして接続さ
れた読み出し専用メモリであり、アドレスの入力端子
Ａ、データの出力端子Ｄ、外部ＲＯＭ３０のチップイネ
ーブル（ＣＥ：Chip Enable）信号出力端子＊ＣＥ、ア
ドレスラッチイネーブル（ＡＬＥ）信号端子等を備えて
いる。１チップマイクロコンピュータ１０から出力され
る＊ＰＳＥＮ信号は、外部ＲＯＭ３０の＊ＣＥ端子に入
力され、データを出力する。
コンピュータ１０の外部プログラムメモリとして接続さ
れた読み出し専用メモリであり、アドレスの入力端子
Ａ、データの出力端子Ｄ、外部ＲＯＭ３０のチップイネ
ーブル（ＣＥ：Chip Enable）信号出力端子＊ＣＥ、ア
ドレスラッチイネーブル（ＡＬＥ）信号端子等を備えて
いる。１チップマイクロコンピュータ１０から出力され
る＊ＰＳＥＮ信号は、外部ＲＯＭ３０の＊ＣＥ端子に入
力され、データを出力する。
【００５０】上記外部ＲＯＭ３０のデータ出力は、入力
端子１４を介して１チップマイクロコンピュータ１０に
入力され、上記制御回路１５を経て上記セレクタ１６の
一方に入力される。
端子１４を介して１チップマイクロコンピュータ１０に
入力され、上記制御回路１５を経て上記セレクタ１６の
一方に入力される。
【００５１】また、上記セレクタ１６の他方には、内部
ＲＯＭ１１のデータ出力が入力され、セレクタ１６は、
内部／外部切替信号２４に従って内部ＲＯＭ１１のデー
タ又は外部ＲＯＭ３０のデータの何れかを選択して出力
する。例えば、内部／外部切替信号２４が「１」のとき
は内部ＲＯＭ１１のデータ出力を、また「０」のときは
外部ＲＯＭ３０のデータ出力を選択する。なお、この内
部／外部切替信号２４は、後述するように書込み信号セ
レクトゲート１９にも入力される。
ＲＯＭ１１のデータ出力が入力され、セレクタ１６は、
内部／外部切替信号２４に従って内部ＲＯＭ１１のデー
タ又は外部ＲＯＭ３０のデータの何れかを選択して出力
する。例えば、内部／外部切替信号２４が「１」のとき
は内部ＲＯＭ１１のデータ出力を、また「０」のときは
外部ＲＯＭ３０のデータ出力を選択する。なお、この内
部／外部切替信号２４は、後述するように書込み信号セ
レクトゲート１９にも入力される。
【００５２】上記命令レジスタ１７は、セレクタ１６に
より選択された内部ＲＯＭ１１又は外部ＲＯＭ３０のデ
ータを、書込み信号セレクトゲート１９の出力である書
込み信号２５によりラッチする。
より選択された内部ＲＯＭ１１又は外部ＲＯＭ３０のデ
ータを、書込み信号セレクトゲート１９の出力である書
込み信号２５によりラッチする。
【００５３】本実施形態では、外部ＲＯＭ３０が選択さ
れた場合、命令レジスタ１７の書込み信号を出力する書
込み信号セレクトゲート１９の入力を、外部ＲＯＭ３０
の制御信号である＊ＰＳＥＮ信号の出力端子１３からイ
ンバータ４１を介して接続した構成となっている。すな
わち、書込み信号セレクトゲート１９は、出力端子１３
の１つである＊ＰＳＥＮ信号を出力端子から直接配線さ
れており、外部ＲＯＭ３０が選択されると、インバータ
４１を介して書込み信号セレクトゲート１９に入力され
ている信号が選択され、命令レジスタ１７の書込み信号
となる。
れた場合、命令レジスタ１７の書込み信号を出力する書
込み信号セレクトゲート１９の入力を、外部ＲＯＭ３０
の制御信号である＊ＰＳＥＮ信号の出力端子１３からイ
ンバータ４１を介して接続した構成となっている。すな
わち、書込み信号セレクトゲート１９は、出力端子１３
の１つである＊ＰＳＥＮ信号を出力端子から直接配線さ
れており、外部ＲＯＭ３０が選択されると、インバータ
４１を介して書込み信号セレクトゲート１９に入力され
ている信号が選択され、命令レジスタ１７の書込み信号
となる。
【００５４】上記書込み信号セレクトゲート１９は、例
えばＡＮＤゲート及びＯＲゲートから構成され、内部／
外部切替信号２４に従って入力されたＲＯＭデータフェ
ッチ信号２３又は上記インバータ４１を介して入力され
た＊ＰＳＥＮ信号の何れかを選択し、その出力を命令レ
ジスタ１７の書込み信号２５として出力する。
えばＡＮＤゲート及びＯＲゲートから構成され、内部／
外部切替信号２４に従って入力されたＲＯＭデータフェ
ッチ信号２３又は上記インバータ４１を介して入力され
た＊ＰＳＥＮ信号の何れかを選択し、その出力を命令レ
ジスタ１７の書込み信号２５として出力する。
【００５５】以下、上述のように構成された１チップマ
イクロコンピュータ４０の動作を説明する。
イクロコンピュータ４０の動作を説明する。
【００５６】内部ＲＯＭ１１が選択された時の動作は、
前記第１の実施形態と同様であり、内部／外部切替信号
２４は「１」となり、セレクタ１６の出力としては内部
ＲＯＭデータ出力が選択され、内部ＲＯＭ１１のデータ
が命令レジスタ１７に入力される。
前記第１の実施形態と同様であり、内部／外部切替信号
２４は「１」となり、セレクタ１６の出力としては内部
ＲＯＭデータ出力が選択され、内部ＲＯＭ１１のデータ
が命令レジスタ１７に入力される。
【００５７】命令レジスタ１７の書込み信号は、書込み
信号セレクトゲート１９によりＲＯＭデータフェッチ信
号２３が選択される。
信号セレクトゲート１９によりＲＯＭデータフェッチ信
号２３が選択される。
【００５８】次に、外部ＲＯＭ３０が選択されると、内
部／外部切替信号２４は「０」となり、セレクタ１６の
出力としては外部ＲＯＭ３０の出力データが入力端子１
４及び制御回路１５を経て選択され、命令レジスタ１７
に入力される。
部／外部切替信号２４は「０」となり、セレクタ１６の
出力としては外部ＲＯＭ３０の出力データが入力端子１
４及び制御回路１５を経て選択され、命令レジスタ１７
に入力される。
【００５９】命令レジスタ１７の書込み信号は、書込み
信号セレクトゲート１９により外部ＲＯＭの制御信号＊
ＰＳＥＮ信号の出力端子から直接配線された信号をイン
バータ４１により反転した信号が選択される。
信号セレクトゲート１９により外部ＲＯＭの制御信号＊
ＰＳＥＮ信号の出力端子から直接配線された信号をイン
バータ４１により反転した信号が選択される。
【００６０】すなわち、外部ＲＯＭが選択された時に
は、命令レジスタ１７に命令をフェッチするタイミング
は、外部ＲＯＭを制御するために１チップマイクロコン
ピュータ４０より出力端子１３を経て出力される信号
を、その出力端子１３から直接配線された信号となり、
このタイミングで動作することになる。
は、命令レジスタ１７に命令をフェッチするタイミング
は、外部ＲＯＭを制御するために１チップマイクロコン
ピュータ４０より出力端子１３を経て出力される信号
を、その出力端子１３から直接配線された信号となり、
このタイミングで動作することになる。
【００６１】以上説明したように、第２の実施形態に係
る１チップマイクロコンピュータ４０は、命令レジスタ
１７の書込み信号を出力する書込み信号セレクトゲート
１９の入力を、外部ＲＯＭ３０の制御信号である＊ＰＳ
ＥＮ信号の出力端子１３から直接インバータ４１を介し
て接続した構成としているため、ディレイ回路を設ける
ことなく、第１の実施形態と同様の効果を得ることがで
きる。
る１チップマイクロコンピュータ４０は、命令レジスタ
１７の書込み信号を出力する書込み信号セレクトゲート
１９の入力を、外部ＲＯＭ３０の制御信号である＊ＰＳ
ＥＮ信号の出力端子１３から直接インバータ４１を介し
て接続した構成としているため、ディレイ回路を設ける
ことなく、第１の実施形態と同様の効果を得ることがで
きる。
【００６２】なお、上記各実施形態に係る１チップマイ
クロコンピュータでは、命令レジスタへの書込み信号を
選択する信号として、内部／外部切替信号２４を用いて
いるが、プログラム制御可能な信号により選択するよう
にすることも勿論可能である。
クロコンピュータでは、命令レジスタへの書込み信号を
選択する信号として、内部／外部切替信号２４を用いて
いるが、プログラム制御可能な信号により選択するよう
にすることも勿論可能である。
【００６３】また、上記各実施形態を合わせた１チップ
マイクロコンピュータを構成してもよいことは言うでも
ない。
マイクロコンピュータを構成してもよいことは言うでも
ない。
【００６４】また、上述の構成では、１チップマイクロ
コンピュータを、例えばマイクロコントローラに適用す
ることもできるが、内部メモリ動作と外部メモリ動作を
選択する機能を備えた装置であればすべて適用可能であ
り、マイクロコントローラ等に組み込まれる回路の一部
であってもよい。
コンピュータを、例えばマイクロコントローラに適用す
ることもできるが、内部メモリ動作と外部メモリ動作を
選択する機能を備えた装置であればすべて適用可能であ
り、マイクロコントローラ等に組み込まれる回路の一部
であってもよい。
【００６５】また、上記各実施形態では、内部メモリ及
び外部メモリとして、ＲＯＭを用いているが、これには
限定されず、例えば外部メモリとしてＥＰＲＯＭ（eras
ableprogrammable ROM），ＥＥＰＲＯＭ（electrically
erasable programmable ROM）、フラッシュメモリ等を
用いることも可能である。また、外部からプログラムを
供給する供給手段として外部メモリを用いているが、プ
ログラムを供給できるものであれば外部メモリには限ら
ない。
び外部メモリとして、ＲＯＭを用いているが、これには
限定されず、例えば外部メモリとしてＥＰＲＯＭ（eras
ableprogrammable ROM），ＥＥＰＲＯＭ（electrically
erasable programmable ROM）、フラッシュメモリ等を
用いることも可能である。また、外部からプログラムを
供給する供給手段として外部メモリを用いているが、プ
ログラムを供給できるものであれば外部メモリには限ら
ない。
【００６６】さらに、上記１チップマイクロコンピュー
タや書込み信号セレクトゲート１９を構成するゲート回
路や各種制御回路の数、種類接続状態などは前述した上
述の実施形態に限られないことは言うまでもない。
タや書込み信号セレクトゲート１９を構成するゲート回
路や各種制御回路の数、種類接続状態などは前述した上
述の実施形態に限られないことは言うまでもない。
【００６７】
【発明の効果】本発明に係る１チップマイクロコンピュ
ータでは、内部メモリ動作と外部メモリ動作を選択する
選択回路と、選択回路からのメモリデータをフェッチす
る命令レジスタとを有する１チップマイクロコンピュー
タにおいて、外部メモリ動作タイミングを、内部メモリ
動作に対応した動作タイミングに制御する制御手段を備
えて構成しているので、外部メモリ選択時にも内部メモ
リと同等のアクセスタイムを確保することができる。
ータでは、内部メモリ動作と外部メモリ動作を選択する
選択回路と、選択回路からのメモリデータをフェッチす
る命令レジスタとを有する１チップマイクロコンピュー
タにおいて、外部メモリ動作タイミングを、内部メモリ
動作に対応した動作タイミングに制御する制御手段を備
えて構成しているので、外部メモリ選択時にも内部メモ
リと同等のアクセスタイムを確保することができる。
【００６８】また、本発明に係る１チップマイクロコン
ピュータは、制御手段が、外部メモリ制御信号の出力端
子出力を受け、外部メモリ動作が選択された時、出力端
子出力タイミングで外部メモリデータを命令レジスタに
フェッチするように制御しているので、より簡単な構成
で外部メモリ選択時にも内部メモリと同等のアクセスタ
イムを確保することができる。
ピュータは、制御手段が、外部メモリ制御信号の出力端
子出力を受け、外部メモリ動作が選択された時、出力端
子出力タイミングで外部メモリデータを命令レジスタに
フェッチするように制御しているので、より簡単な構成
で外部メモリ選択時にも内部メモリと同等のアクセスタ
イムを確保することができる。
【図１】本発明を適用した第１の実施形態に係る１チッ
プマイクロコンピュータの構成を示すブロック図であ
る。
プマイクロコンピュータの構成を示すブロック図であ
る。
【図２】本発明を適用した第２の実施形態に係る１チッ
プマイクロコンピュータの構成を示すブロック図であ
る。
プマイクロコンピュータの構成を示すブロック図であ
る。
【図３】内部ＲＯＭと外部ＲＯＭを切り替える切替回路
を備えた１チップマイクロコンピュータのメモリアクセ
スタイミングを示すタイミングチャートである。
を備えた１チップマイクロコンピュータのメモリアクセ
スタイミングを示すタイミングチャートである。
１０，４０ １チップマイクロコンピュータ、１１ 内
部ＲＯＭ（内部メモリ）、１２ 制御回路、１３ 出力
端子、１４ 入力端子、１５ 制御回路、１６セレクタ
（選択回路）、１７ 命令レジスタ、１８ ディレイ回
路、１９ 書込み信号セレクトゲート、２０ 制御手
段、２１ アドレスバス、２２ データバス、２３ Ｒ
ＯＭデータフェッチ信号、２４ 内部／外部切替信号、
２５ 書込み信号、３０ 外部ＲＯＭ（外部メモリ）
部ＲＯＭ（内部メモリ）、１２ 制御回路、１３ 出力
端子、１４ 入力端子、１５ 制御回路、１６セレクタ
（選択回路）、１７ 命令レジスタ、１８ ディレイ回
路、１９ 書込み信号セレクトゲート、２０ 制御手
段、２１ アドレスバス、２２ データバス、２３ Ｒ
ＯＭデータフェッチ信号、２４ 内部／外部切替信号、
２５ 書込み信号、３０ 外部ＲＯＭ（外部メモリ）
Claims (6)
- 【請求項１】 内部メモリ動作と外部メモリ動作を選択
する選択回路と、 前記選択回路からのメモリデータをフェッチする命令レ
ジスタとを有する１チップマイクロコンピュータにおい
て、 外部メモリ動作タイミングを、内部メモリ動作に対応し
た動作タイミングに制御する制御手段を備えたことを特
徴とする１チップマイクロコンピュータ。 - 【請求項２】 前記制御手段は、 外部メモリ動作が選択された時、外部メモリデータを前
記命令レジスタにフェッチするタイミングを、外部メモ
リ動作に必要なアドレス及び制御信号が外部に伝達され
る遅延時間を加えたフェッチタイミングにするように制
御することを特徴とする請求項１記載の１チップマイク
ロコンピュータ。 - 【請求項３】 前記制御手段は、 メモリデータをフェッチするメモリデータフェッチ信号
を、所定時間遅延する遅延手段を備え、 前記遅延手段により外部メモリ動作タイミングを所定時
間遅延させて内部メモリ動作に対応した動作に制御する
ことを特徴とする請求項１又は２の何れかに記載の１チ
ップマイクロコンピュータ。 - 【請求項４】 前記遅延時間は、内部のアドレス及びメ
モリ制御信号が、所定制御回路、及び出力端子を経て外
部メモリのアドレス及び制御信号となるまでの遅延と略
同一の遅延時間であることを特徴とする請求項２又は３
の何れかに記載の１チップマイクロコンピュータ。 - 【請求項５】 前記制御手段は、 外部メモリ制御信号の出力端子出力を受け、 外部メモリ動作が選択された時、前記出力端子出力タイ
ミングで外部メモリデータを前記命令レジスタにフェッ
チするように制御することを特徴とする請求項１記載の
１チップマイクロコンピュータ。 - 【請求項６】 さらに、上記請求項１又は５の何れかに
記載の１チップマイクロコンピュータにおいて、 内部メモリ動作と外部メモリ動作を選択する選択信号
を、プログラム制御可能な手段を備え、 該プログラム制御可能な選択信号により内部メモリ動作
と外部メモリ動作を選択することを特徴とする１チップ
マイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204410A JPH1049511A (ja) | 1996-08-02 | 1996-08-02 | １チップマイクロコンピュータ |
| US08/871,537 US6125431A (en) | 1996-08-02 | 1997-06-09 | Single-chip microcomputer using adjustable timing to fetch data from an external memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204410A JPH1049511A (ja) | 1996-08-02 | 1996-08-02 | １チップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1049511A true JPH1049511A (ja) | 1998-02-20 |
Family
ID=16490091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8204410A Withdrawn JPH1049511A (ja) | 1996-08-02 | 1996-08-02 | １チップマイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6125431A (ja) |
| JP (1) | JPH1049511A (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804726B1 (en) | 1996-05-22 | 2004-10-12 | Geovector Corporation | Method and apparatus for controlling electrical devices in response to sensed conditions |
| JP2001043129A (ja) * | 1999-07-29 | 2001-02-16 | Mitsubishi Electric Corp | 半導体装置及びその設計方法 |
| US6791555B1 (en) | 2000-06-23 | 2004-09-14 | Micron Technology, Inc. | Apparatus and method for distributed memory control in a graphics processing system |
| US7073089B2 (en) * | 2000-10-31 | 2006-07-04 | Hewlett-Packard Development Company, L.P. | External fault tolerant shared memory unit in a distributed multiprocessing system |
| US20030101312A1 (en) * | 2001-11-26 | 2003-05-29 | Doan Trung T. | Machine state storage apparatus and method |
| US6680738B1 (en) * | 2002-02-22 | 2004-01-20 | Neomagic Corp. | Single-block virtual frame buffer translated to multiple physical blocks for multi-block display refresh generator |
| US7133972B2 (en) * | 2002-06-07 | 2006-11-07 | Micron Technology, Inc. | Memory hub with internal cache and/or memory access prediction |
| US7200024B2 (en) | 2002-08-02 | 2007-04-03 | Micron Technology, Inc. | System and method for optically interconnecting memory devices |
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| US7254331B2 (en) | 2002-08-09 | 2007-08-07 | Micron Technology, Inc. | System and method for multiple bit optical data transmission in memory systems |
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| US6820181B2 (en) | 2002-08-29 | 2004-11-16 | Micron Technology, Inc. | Method and system for controlling memory accesses to memory modules having a memory hub architecture |
| US7836252B2 (en) | 2002-08-29 | 2010-11-16 | Micron Technology, Inc. | System and method for optimizing interconnections of memory devices in a multichip module |
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| US7245145B2 (en) | 2003-06-11 | 2007-07-17 | Micron Technology, Inc. | Memory module and method having improved signal routing topology |
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