JPS62156737A - １チツプマイクロコンピユ−タ - Google Patents
１チツプマイクロコンピユ−タInfo
- Publication number
- JPS62156737A JPS62156737A JP60296925A JP29692585A JPS62156737A JP S62156737 A JPS62156737 A JP S62156737A JP 60296925 A JP60296925 A JP 60296925A JP 29692585 A JP29692585 A JP 29692585A JP S62156737 A JPS62156737 A JP S62156737A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- external
- terminal
- output
- external memory
- Prior art date
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- Pending
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- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１チツプマイクロコンビエータに関シ。
特に外部メモリに格納さｎたプログラムラ実行できるよ
うにし几１チップマイクロコンピュータに関する。
うにし几１チップマイクロコンピュータに関する。
第３図に従来の１チツプマイクロコンビエータの一例の
主要部のブロック図を示す。従来の１チツプマイクｐコ
ンピユータは内蔵されるＣＰＵの笑行する命令が記憶さ
れているメモリ空間を内部に設けられた読出し専用メモ
リ、つまり内部ＲＯＭ１にするか外付けされる外部メ毎
り２にするかを選択する九めの制御信号を印加する外部
端子６を有しておタ、Ｐｇ部ＲＯＭＩが選択さｎた場曾
にはプログラムカラ／り１２にエフ指定されたアドレス
の内部ＲＯＭＩの記憶データが切換ゲート回路４ｔ−通
して命令レジスタ５へ入力さｎ１外部メモリ２が選択さ
れ友堝曾には外部メモリ制御信号発生回路ｌＯが機能し
、プログラムカウンタ１２の内容が外部出力端子１１全
通して外部メモリ２のアドレスを指定し、外部出力端子
９からは外部メモリ読出し１に号を出力することにより
外部メモリ２に記憶さ扛たデータが外部メモリデータ入
力端子８を遡り切換ゲート回路４金通って命令レジスタ
５へ入力さ九る。
主要部のブロック図を示す。従来の１チツプマイクｐコ
ンピユータは内蔵されるＣＰＵの笑行する命令が記憶さ
れているメモリ空間を内部に設けられた読出し専用メモ
リ、つまり内部ＲＯＭ１にするか外付けされる外部メ毎
り２にするかを選択する九めの制御信号を印加する外部
端子６を有しておタ、Ｐｇ部ＲＯＭＩが選択さｎた場曾
にはプログラムカラ／り１２にエフ指定されたアドレス
の内部ＲＯＭＩの記憶データが切換ゲート回路４ｔ−通
して命令レジスタ５へ入力さｎ１外部メモリ２が選択さ
れ友堝曾には外部メモリ制御信号発生回路ｌＯが機能し
、プログラムカウンタ１２の内容が外部出力端子１１全
通して外部メモリ２のアドレスを指定し、外部出力端子
９からは外部メモリ読出し１に号を出力することにより
外部メモリ２に記憶さ扛たデータが外部メモリデータ入
力端子８を遡り切換ゲート回路４金通って命令レジスタ
５へ入力さ九る。
従って、外部端子６によす轡械語命令が記憶さ九ている
メモリ空間全内部ＲＯＭ１に選択した場合には、内部Ｒ
ＯＭＩに記憶されたデータで１チツプマイクロコンビエ
ータの動作が決定さｎ、てい友。また、内部ＲＯＭＩに
記憶データｔ−製造工程中で決定するマスクＲＯＭｋ使
用し次１チッグマイクロコンビ二一夕は製造後にマスク
ＲＯＭの内容を変更することができないのでその動作全
変更することは不可能であり之。
メモリ空間全内部ＲＯＭ１に選択した場合には、内部Ｒ
ＯＭＩに記憶されたデータで１チツプマイクロコンビエ
ータの動作が決定さｎ、てい友。また、内部ＲＯＭＩに
記憶データｔ−製造工程中で決定するマスクＲＯＭｋ使
用し次１チッグマイクロコンビ二一夕は製造後にマスク
ＲＯＭの内容を変更することができないのでその動作全
変更することは不可能であり之。
まｔ従来の１チップマイクロコンピュータニ同部ＲＯＭ
Ｉに正しいデータが記憶さｎている７７にどうかテスト
するためのテスト機１（１ｆ令しており、出力端子１３
により内？ｆ１５ＲＯＭＩの内容を読出丁ことがでさた
。
Ｉに正しいデータが記憶さｎている７７にどうかテスト
するためのテスト機１（１ｆ令しており、出力端子１３
により内？ｆ１５ＲＯＭＩの内容を読出丁ことがでさた
。
前述した内部ｒｔｏＭｉとしてマスクＲＯＭ ｔ−使用
した従来の１チツプマイクロコンピユータはマスクＲＯ
Ｍから命令全取込むモードに設定し之場会には製造後に
内部ＲＯＭＩに記憶さｎ′ｆｃ＜＝械語命令の内容全変
更することができないため１チツプマイクロコンビエー
タの動作を変更することができないという欠点があっ九
。また、従来の１チツプマイクロコンピユータは第三者
が内部ＲＯＭＩの内容をテスト機能全使用して容易に読
出すことができる。従って内部ＲＯＭＩに記憶さｎてい
る機械語命令が読出され、その秘密保持ができないとい
う欠点を有していた。
した従来の１チツプマイクロコンピユータはマスクＲＯ
Ｍから命令全取込むモードに設定し之場会には製造後に
内部ＲＯＭＩに記憶さｎ′ｆｃ＜＝械語命令の内容全変
更することができないため１チツプマイクロコンビエー
タの動作を変更することができないという欠点があっ九
。また、従来の１チツプマイクロコンピユータは第三者
が内部ＲＯＭＩの内容をテスト機能全使用して容易に読
出すことができる。従って内部ＲＯＭＩに記憶さｎてい
る機械語命令が読出され、その秘密保持ができないとい
う欠点を有していた。
本発明の目的は、機械語命令の変更が容易でかつ秘密保
持が可能な１チツプマイクロコンピユータを提供するこ
とにある。
持が可能な１チツプマイクロコンピユータを提供するこ
とにある。
本発明の１チツプマイクロコンビエータは、プログラム
カウンタと、前記プログラムカウンタの外部出力端子と
、前記プログラムカウンタの出力によってアドレスを指
定される読出し専用メモリと、外部メモリ制御信号発生
回路及びその外部出力端子と、外部メモリデータ入力端
子と、前記読出し専用メモリの出力端と前記外部メモリ
データ入力端子とを切換える切換ゲート回路と、前記切
換ゲート回路の出力を受ける命令レジスタとを少なくと
も含む１チツプマイクロコンピユータにおいて、前記読
出し専用メモリの出力端と前記外部メモリデータ入力端
子からの信号を入力に印加嘔詐る論理回路を有し、前記
論理回路の出力端を前記切換ゲート回路の入力端の一に
接続したものである。
カウンタと、前記プログラムカウンタの外部出力端子と
、前記プログラムカウンタの出力によってアドレスを指
定される読出し専用メモリと、外部メモリ制御信号発生
回路及びその外部出力端子と、外部メモリデータ入力端
子と、前記読出し専用メモリの出力端と前記外部メモリ
データ入力端子とを切換える切換ゲート回路と、前記切
換ゲート回路の出力を受ける命令レジスタとを少なくと
も含む１チツプマイクロコンピユータにおいて、前記読
出し専用メモリの出力端と前記外部メモリデータ入力端
子からの信号を入力に印加嘔詐る論理回路を有し、前記
論理回路の出力端を前記切換ゲート回路の入力端の一に
接続したものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一笑施例の主要部のブロック図である
。
。
この実施例は、プログラムカラ／り１２と、プログラム
カウンタ１２の外部出力端子１１と、プログラムカウン
タ１２の出力によってアドレスを指定される内部ＲＯＭ
Ｉと、外部メモリ制御信号発生回路１０及びその外部出
力端子９と、外部メモリデータ入力端子８と、内部ＲＯ
ＭＩの出力端と外部メモリデータ入力端子８とを切換え
る切換ゲート回路４と、切換ゲート回路４の出力全党け
る命令レジスタ５とを少なくとも含む１チツプマイクロ
コンビエータにおいて、内部ＲＯＭＩの出力端と外部メ
モリデータ入力端子８からの１百号を入力に印加される
論理回路３を有し、論理回路３の出力端を切換ゲート回
路４０入力端の一に接続したものである。
カウンタ１２の外部出力端子１１と、プログラムカウン
タ１２の出力によってアドレスを指定される内部ＲＯＭ
Ｉと、外部メモリ制御信号発生回路１０及びその外部出
力端子９と、外部メモリデータ入力端子８と、内部ＲＯ
ＭＩの出力端と外部メモリデータ入力端子８とを切換え
る切換ゲート回路４と、切換ゲート回路４の出力全党け
る命令レジスタ５とを少なくとも含む１チツプマイクロ
コンビエータにおいて、内部ＲＯＭＩの出力端と外部メ
モリデータ入力端子８からの１百号を入力に印加される
論理回路３を有し、論理回路３の出力端を切換ゲート回
路４０入力端の一に接続したものである。
外部制御端子７は論理回路３と切換ゲート回路４とを制
御する信号を印加する友めの端子である。
御する信号を印加する友めの端子である。
切換ゲート回路４には外部端子６が接続されている０
外部メモリ２は、プログラムカウンタ１２の外部出力端
子１１からアドレス信号を受け、外部メモリ制御信号発
生回路１０の外部出力端子９から制御信号を受け、出力
を外部メモリデータ入力端子８に供給する外付けされる
メモリである。
子１１からアドレス信号を受け、外部メモリ制御信号発
生回路１０の外部出力端子９から制御信号を受け、出力
を外部メモリデータ入力端子８に供給する外付けされる
メモリである。
第２凶は論理回路３の一例を示す回路図である。
実際の論理回路３はこのような基本回路全複数個、例え
ば、８ビツトの１チツプマイクロコンピユータならば８
ヶ並列接続した構成になっていることはいうまでもない
。この基本回路は内部ＲＯＭ１の出力端に接続される第
１の入力！２１と、外部メモリデータ入力端子８に接続
される第２の入力線２２と、外部制御端子７に接続され
る制御線２３と、第１の入力線２１と第２の入力線２２
を入力端に嶺絖さｎた排他的論理和回路２４と、制御線
２３を入力端に接続されたインバータ２５と、排他的論
理和回路２４の出力端と制御＠２３’（入力端に接続さ
ｎたＡＮＤ回路２６と、第２の入力線２１とインバータ
２５の出力端全入力端に接続さｆｔ′ｆｃＡＮＤ回路２
７と、ＡＮＤ回路２６．２７の出力端を入力端に接続さ
ｎたＯＲ回路２８と。
ば、８ビツトの１チツプマイクロコンピユータならば８
ヶ並列接続した構成になっていることはいうまでもない
。この基本回路は内部ＲＯＭ１の出力端に接続される第
１の入力！２１と、外部メモリデータ入力端子８に接続
される第２の入力線２２と、外部制御端子７に接続され
る制御線２３と、第１の入力線２１と第２の入力線２２
を入力端に嶺絖さｎた排他的論理和回路２４と、制御線
２３を入力端に接続されたインバータ２５と、排他的論
理和回路２４の出力端と制御＠２３’（入力端に接続さ
ｎたＡＮＤ回路２６と、第２の入力線２１とインバータ
２５の出力端全入力端に接続さｆｔ′ｆｃＡＮＤ回路２
７と、ＡＮＤ回路２６．２７の出力端を入力端に接続さ
ｎたＯＲ回路２８と。
ＯＲ回路２８の出力端に接続され、切換ゲート回路４の
入力端へ接続される出力線２９とかなっている。
入力端へ接続される出力線２９とかなっている。
次に、この笑厖例の動作について説明する。
外部制御端子７に印加される信号り娼−ベルが正論理の
＠Ｏｍならば、ＡＮＤ回路２６の出力は１．０”となる
ので外部メモリ２のデータが切換ゲート４に伝達される
。このとき、切換ゲート回路４は、外部端子６に加えら
れる信号に応じて、内部ＲＯＭ１又は外部メモリ２のデ
ータのいずれか一方を命令レジスタ５に伝達する。すな
わち、従来例と同じ動作をする。
＠Ｏｍならば、ＡＮＤ回路２６の出力は１．０”となる
ので外部メモリ２のデータが切換ゲート４に伝達される
。このとき、切換ゲート回路４は、外部端子６に加えら
れる信号に応じて、内部ＲＯＭ１又は外部メモリ２のデ
ータのいずれか一方を命令レジスタ５に伝達する。すな
わち、従来例と同じ動作をする。
外部制御端子７に印加される４ｇ号の論理レベルが正論
理の＠１＃ならば１７’ｌｉＲＯＭ１のデータと外部メ
モリ２のデータの排他的論理利金とっ比信号が論理回路
３の出力となる。外部端子６に加えらｎる信号によって
切換ゲート回路４は制御さｎているので、論理回路３の
出力が命令レジスタ５に格納される。
理の＠１＃ならば１７’ｌｉＲＯＭ１のデータと外部メ
モリ２のデータの排他的論理利金とっ比信号が論理回路
３の出力となる。外部端子６に加えらｎる信号によって
切換ゲート回路４は制御さｎているので、論理回路３の
出力が命令レジスタ５に格納される。
従って、この笑施例は内部ＲＯＭＩに格納されたプログ
ラム、外部メモリ２に格納さｎたプロゲラ！及びこｎら
２つの構成プログラムのいずｎかを用いて動作させるこ
とができる。
ラム、外部メモリ２に格納さｎたプロゲラ！及びこｎら
２つの構成プログラムのいずｎかを用いて動作させるこ
とができる。
次に実例金あげる。
外部端子６に、命令レジスタ５への入力として論理回路
３の出力を選択する論理レベルを与え。
３の出力を選択する論理レベルを与え。
外部メモリ制御信号発生回路１０を機能させる。
外部制御端子７には＠１＃が加えられているとする０内
部ＲＯＭＩに書込まｎたデータを第１表に示す０ 第１表 外部メモリ２に書込まれたデータを第２表に示す０ 第２表 この時、プログラム力ウンタエ２にょ勺指定されたアド
レスは内部ＲＯＭＩと外部メモリ２を同時にアクセスし
、そｎぞれの出方は論理回路３にニジ排他的論理和に＠
ｒ放される。つまシブログラムカウンタ１２の値をθ番
地から順次増加させた時第１表、第２表に示すように、
内部ＲＯＭＩの値は１６進数表現でｒＯＥＪ、ｒＦＩＪ
、ｒ５４Ｊ。
部ＲＯＭＩに書込まｎたデータを第１表に示す０ 第１表 外部メモリ２に書込まれたデータを第２表に示す０ 第２表 この時、プログラム力ウンタエ２にょ勺指定されたアド
レスは内部ＲＯＭＩと外部メモリ２を同時にアクセスし
、そｎぞれの出方は論理回路３にニジ排他的論理和に＠
ｒ放される。つまシブログラムカウンタ１２の値をθ番
地から順次増加させた時第１表、第２表に示すように、
内部ＲＯＭＩの値は１６進数表現でｒＯＥＪ、ｒＦＩＪ
、ｒ５４Ｊ。
ｒＡＢＪ、・・・・・・と変化して行き、外部メモリ２
の頂はｒｏｌＪ、ｒｏＩＪ、ｒｏＩＪｒｏｌＪ、・・・
・・・と変化して行く０この時、命令レジスタ５に入力
される値は内ｓＲＯＭＩと外部メモリ２の出力のｍ他的
論理和となる九め、ｒＯＥ（Ｅ）０１＝ＯＦＪ。
の頂はｒｏｌＪ、ｒｏＩＪ、ｒｏＩＪｒｏｌＪ、・・・
・・・と変化して行く０この時、命令レジスタ５に入力
される値は内ｓＲＯＭＩと外部メモリ２の出力のｍ他的
論理和となる九め、ｒＯＥ（Ｅ）０１＝ＯＦＪ。
ｒＦｌ（９０１＝ＦＯＪ 、ｒ５４■０１＝５５Ｊ。
ｒＡＢ■０１＝ＡＡＪ・・・・・・となり次の第３表に
示す合成プログラムが得られ、ＣＰＵはこの合成プログ
ラムに従った命令を実行することになる０第３表 〔発明の効果〕 以上説明したように本発明は、内部ＲＯＭと外部メモリ
の両方の出力信号に論理操作音訓える論理回路を設ける
ことによ、り、ＣＰＵが実行する機械語命令を１７’３
９ＲＯＭと外部メモリとに分けて格納することができる
ので％内部ＲＯＭの内容が固定されていても外部メモリ
の内容ｋｆ更することにニジ簡単にプログラムの変更が
可能になるという効果がある。更に、内部ＲＯＭの内容
を読出してもそれだけでは↑浅械語命令全知ることはで
きないので秘密を保持できるという効果もある０
示す合成プログラムが得られ、ＣＰＵはこの合成プログ
ラムに従った命令を実行することになる０第３表 〔発明の効果〕 以上説明したように本発明は、内部ＲＯＭと外部メモリ
の両方の出力信号に論理操作音訓える論理回路を設ける
ことによ、り、ＣＰＵが実行する機械語命令を１７’３
９ＲＯＭと外部メモリとに分けて格納することができる
ので％内部ＲＯＭの内容が固定されていても外部メモリ
の内容ｋｆ更することにニジ簡単にプログラムの変更が
可能になるという効果がある。更に、内部ＲＯＭの内容
を読出してもそれだけでは↑浅械語命令全知ることはで
きないので秘密を保持できるという効果もある０
第１図は本発明の一実施例の主要部のプロップ９第２因
は第１図に示したー実施に用いる論理回路の一例の回路
図、第３図は従来の１チツプマイクロコンピユータの一
例の主要部のブロック図である。 １・・・・・・内部ＲＯＭ、２・・・・・・外部メモリ
、３・・・・・・論理回路、４・・・・・・切換ゲート
回路、５・・・・−・命令レジスタ、６・・・・・・外
部端子、７・・・・・・外部制御端子、８・・・・・・
外部メモリデータ入力端子、９・・・・−・外部出力端
子、１０・・・・・・外部メモリ制御信号発生回路、１
１・・・・・・外部出力端子、１２・・・・・・プログ
ラムカウンタ、１３・・・・・・出力端子。 第１ 図 第３凹
は第１図に示したー実施に用いる論理回路の一例の回路
図、第３図は従来の１チツプマイクロコンピユータの一
例の主要部のブロック図である。 １・・・・・・内部ＲＯＭ、２・・・・・・外部メモリ
、３・・・・・・論理回路、４・・・・・・切換ゲート
回路、５・・・・−・命令レジスタ、６・・・・・・外
部端子、７・・・・・・外部制御端子、８・・・・・・
外部メモリデータ入力端子、９・・・・−・外部出力端
子、１０・・・・・・外部メモリ制御信号発生回路、１
１・・・・・・外部出力端子、１２・・・・・・プログ
ラムカウンタ、１３・・・・・・出力端子。 第１ 図 第３凹
Claims (1)
- プログラムカウンタと、前記プログラムカウンタの外部
出力端子と、前記プログラムカウンタの出力によってア
ドレスを指定される読出し専用メモリと、外部メモリ制
御信号発生回路及びその外部出力端子と、外部メモリデ
ータ入力端子と、前記読出し専用メモリの出力端と前記
外部メモリデータ入力端子とを切換える切換ゲート回路
と、前記切換ゲート回路の出力を受ける命令レジスタと
を少なくとも含む１チップマイクロコンピュータにおい
て、前記読出し専用メモリの出力端と前記外部メモリデ
ータ入力端子からの信号を入力に印加される論理回路を
有し、前記論理回路の出力端を前記切換ゲート回路の入
力端の一に接続したことを特徴とする１チップマイクロ
コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296925A JPS62156737A (ja) | 1985-12-27 | 1985-12-27 | １チツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296925A JPS62156737A (ja) | 1985-12-27 | 1985-12-27 | １チツプマイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62156737A true JPS62156737A (ja) | 1987-07-11 |
Family
ID=17839950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296925A Pending JPS62156737A (ja) | 1985-12-27 | 1985-12-27 | １チツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62156737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6125431A (en) * | 1996-08-02 | 2000-09-26 | Oki Electric Industry Co., Ltd. | Single-chip microcomputer using adjustable timing to fetch data from an external memory |
-
1985
- 1985-12-27 JP JP60296925A patent/JPS62156737A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6125431A (en) * | 1996-08-02 | 2000-09-26 | Oki Electric Industry Co., Ltd. | Single-chip microcomputer using adjustable timing to fetch data from an external memory |
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