JPH0250229A - アドレス・トレース回路 - Google Patents
アドレス・トレース回路Info
- Publication number
- JPH0250229A JPH0250229A JP63198870A JP19887088A JPH0250229A JP H0250229 A JPH0250229 A JP H0250229A JP 63198870 A JP63198870 A JP 63198870A JP 19887088 A JP19887088 A JP 19887088A JP H0250229 A JPH0250229 A JP H0250229A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- trace
- execution
- memory circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アドレス・トレース回路に間し、特に、マイ
クロ命令の実行アドレスをメモリに格納するアドレスや
トレース回路に間する。
クロ命令の実行アドレスをメモリに格納するアドレスや
トレース回路に間する。
［従来の技術］
従来のアドレス・トレース回路は、無条件に実行アドレ
スを格納するか、実行アドレスを格納するためのメモリ
・トレース回路に実行アドレスを格納する構成となって
いた。
スを格納するか、実行アドレスを格納するためのメモリ
・トレース回路に実行アドレスを格納する構成となって
いた。
［解決すべき問題点］
上述した従来のアドレス争トレース回路は、次のような
問題点があった。
問題点があった。
■無条件に実行アドレスを格納するものでは、デバッグ
に対して余り意味の無いアドレス・トレース情報も格納
されてしまい、プログラム全体の流れを把握できない。
に対して余り意味の無いアドレス・トレース情報も格納
されてしまい、プログラム全体の流れを把握できない。
■トレース・メモリ回路に実行アドレスを格納するもの
では、トレース・メモリ回路という別のハード・ウェア
が必要になり、ハード・ウェア量と価格の増加を招く。
では、トレース・メモリ回路という別のハード・ウェア
が必要になり、ハード・ウェア量と価格の増加を招く。
本発明は、上記問題点にかんがみてなされたもので、デ
バッグに有効なアドレス情報のみ格納できるとともに低
価格で達成することが可能なアドレス・トレース回路の
提供を目的とする。
バッグに有効なアドレス情報のみ格納できるとともに低
価格で達成することが可能なアドレス・トレース回路の
提供を目的とする。
［問題点の解決手段］
上記目的を達成するため、本発明のアドレス・トレース
回路は、実行アドレスを制御するマイクロ・アドレス・
レジスタ回路と、マイクロ命令が格納されるとともに、
トレースされた上記実行アドレスが格納されるメモリ回
路と、上記メモリ回路のトレース・アドレスを管理する
トレース・アドレス回路と、上記メモリ回路に対してト
レースされた上記実行アドレスを格納する際、上記トレ
ース・アドレス回路で指示されるアドレスに実行アドレ
スを格納せしめるセレクタ回路と、上記実行アドレスが
上記マイクロ命令で設定された上限／下限アドレスの範
囲内であるか比較する比較回路とを備えた構成としであ
る。
回路は、実行アドレスを制御するマイクロ・アドレス・
レジスタ回路と、マイクロ命令が格納されるとともに、
トレースされた上記実行アドレスが格納されるメモリ回
路と、上記メモリ回路のトレース・アドレスを管理する
トレース・アドレス回路と、上記メモリ回路に対してト
レースされた上記実行アドレスを格納する際、上記トレ
ース・アドレス回路で指示されるアドレスに実行アドレ
スを格納せしめるセレクタ回路と、上記実行アドレスが
上記マイクロ命令で設定された上限／下限アドレスの範
囲内であるか比較する比較回路とを備えた構成としであ
る。
そして、上記比較回路は、上記実行アドレスが上記マイ
クロ命令で設定された上限／下限アドレスの範囲内であ
ると判断した場合に上記トレース・アドレス回路に対し
て＋１を行なわしめるとともに、上記セレクタ回路に対
して上記メモリ回路にトレースされた実行アドレスを格
納せしめている。
クロ命令で設定された上限／下限アドレスの範囲内であ
ると判断した場合に上記トレース・アドレス回路に対し
て＋１を行なわしめるとともに、上記セレクタ回路に対
して上記メモリ回路にトレースされた実行アドレスを格
納せしめている。
［実施例］
以下、図面にもとづいて本発明の詳細な説明する。
第１図は、本発明の一実施例に係るアドレス・トレース
回路の７０ツク図である。
回路の７０ツク図である。
同図において、ｌはマイクロ命令及び実行アドレス格納
用のメモリ回路、２は比較回路４の指示によってメモリ
回路ｌの入力アドレスを選択するセレクト回路、３は実
行アドレスを制御するマイクロ・アドレス・レジスタ回
路である。また、４は実行アドレスがマイクロ命令で設
定された上限／下限アドレスの範囲内であるかどうか比
較し、範囲内であるときにセレクタ回路２とトレース・
アドレス回路５の制御を行なう比較回路、５はトレース
・アドレスを制御し、比較口！４からの指示によってト
レース・アドレスの＋ｌを行なうトレース・アドレス回
路である。
用のメモリ回路、２は比較回路４の指示によってメモリ
回路ｌの入力アドレスを選択するセレクト回路、３は実
行アドレスを制御するマイクロ・アドレス・レジスタ回
路である。また、４は実行アドレスがマイクロ命令で設
定された上限／下限アドレスの範囲内であるかどうか比
較し、範囲内であるときにセレクタ回路２とトレース・
アドレス回路５の制御を行なう比較回路、５はトレース
・アドレスを制御し、比較口！４からの指示によってト
レース・アドレスの＋ｌを行なうトレース・アドレス回
路である。
上記構成において、メモリ回路ｌは、実行マイクロ命令
が送出され、実行アドレスはマイクロ・アドレス・レジ
スタ回路３からセレクタ回路２を通ってメモリ回路ｌに
入る。一方、実行アドレスは、比較回路３にも人力され
、マイクロ命令で設定された上限／下限アドレスの範囲
内であるかどうか比較される。そして、範囲外であると
きはメモリ回路への書き込みなど何もしない。
が送出され、実行アドレスはマイクロ・アドレス・レジ
スタ回路３からセレクタ回路２を通ってメモリ回路ｌに
入る。一方、実行アドレスは、比較回路３にも人力され
、マイクロ命令で設定された上限／下限アドレスの範囲
内であるかどうか比較される。そして、範囲外であると
きはメモリ回路への書き込みなど何もしない。
しかし、実行アドレスが設定された上限／下限アドレス
の範囲内であるときは、比較回路４は、セレクタ回路２
に対してトレース・アドレス回路５のアドレスをメモリ
回Ｍｌに人力するように指示する。そして、メモリ回路
ｌは、実行アドレスをセレクタ回路２で示されたアドレ
スに書き込む。
の範囲内であるときは、比較回路４は、セレクタ回路２
に対してトレース・アドレス回路５のアドレスをメモリ
回Ｍｌに人力するように指示する。そして、メモリ回路
ｌは、実行アドレスをセレクタ回路２で示されたアドレ
スに書き込む。
また、トレース・アドレス回路５は、比較回路４からの
指示によりトレース・アドレスの＋１を行なう。
指示によりトレース・アドレスの＋１を行なう。
従って、必要な範囲内において実行アドレスをメモリ回
路ｌに格納することが可能となる。
路ｌに格納することが可能となる。
このように本実施例は、マイクロ命令が格納されたメモ
リ回路と、実行アドレスを制御するマイクロ・アドレス
・レジスタ回路と、実行アドレスがマイクロ命令で設定
された上限／下限アドレスの範囲内であるかを比較して
セレクタ回路とトレース・アドレス回路を制御する比較
回路と、トレース・アドレスを制御して上記比較回路か
らの指示により＋１を行なうトレース・アドレス回路と
、上記比較回路の指示で上記メモリ回路のアドレスを制
御するセレクタ回路とから構成され、上記実行アドレス
がマイクロ命令で設定された上限／下限アドレスの範囲
内であるときに上記比較回路の指示によって実行アドレ
スをメモリ回路に格納している。
リ回路と、実行アドレスを制御するマイクロ・アドレス
・レジスタ回路と、実行アドレスがマイクロ命令で設定
された上限／下限アドレスの範囲内であるかを比較して
セレクタ回路とトレース・アドレス回路を制御する比較
回路と、トレース・アドレスを制御して上記比較回路か
らの指示により＋１を行なうトレース・アドレス回路と
、上記比較回路の指示で上記メモリ回路のアドレスを制
御するセレクタ回路とから構成され、上記実行アドレス
がマイクロ命令で設定された上限／下限アドレスの範囲
内であるときに上記比較回路の指示によって実行アドレ
スをメモリ回路に格納している。
［発明の効果］
以上説明したように本発明は、マイクロ命令で設定され
た上限／下限アドレス内の実行アドレスのみメモリ回路
に格納することができるため、デバッグに際して必要な
アドレスのみ格納することができ、この結果、プログラ
ム全体の流れをＷ！握することが容易となるとともに、
ハードウェア量と価格の増加を押さえることが可能なア
ドレス・トレース回路を提供できるという効果がある。
た上限／下限アドレス内の実行アドレスのみメモリ回路
に格納することができるため、デバッグに際して必要な
アドレスのみ格納することができ、この結果、プログラ
ム全体の流れをＷ！握することが容易となるとともに、
ハードウェア量と価格の増加を押さえることが可能なア
ドレス・トレース回路を提供できるという効果がある。
第１図は本発明の一実施例に係るアドレス・トレース回
路のブロック図である。 ｌニメモリ回路 ２：セレクタ回路 ３：マイクロ・アドレス・レジスタ回路４：比較回路 ５ニドレース・アドレス回路
路のブロック図である。 ｌニメモリ回路 ２：セレクタ回路 ３：マイクロ・アドレス・レジスタ回路４：比較回路 ５ニドレース・アドレス回路
Claims (1)
- 実行アドレスを制御するマイクロ・アドレス・レジスタ
回路と、マイクロ命令が格納されるとともに、トレース
された上記実行アドレスが格納されるメモリ回路と、上
記メモリ回路のトレース・アドレスを管理するトレース
・アドレス回路と、上記メモリ回路に対してトレースさ
れた上記実行アドレスを格納する際、上記トレース・ア
ドレス回路で指示されるアドレスに実行アドレスを格納
せしめるセレクタ回路と、上記実行アドレスが上記マイ
クロ命令で設定された上限／下限アドレスの範囲内であ
るか比較する比較回路とを具備するアドレス・トレース
回路において、上記比較回路は、上記実行アドレスが上
記マイクロ命令で設定された上限／下限アドレスの範囲
内であると判断した場合に上記トレース・アドレス回路
に対して＋１を行なわしめるとともに、上記セレクタ回
路に対して上記メモリ回路にトレースされた実行アドレ
スを格納せしめることを特徴とするアドレス・トレース
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198870A JPH0250229A (ja) | 1988-08-11 | 1988-08-11 | アドレス・トレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198870A JPH0250229A (ja) | 1988-08-11 | 1988-08-11 | アドレス・トレース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250229A true JPH0250229A (ja) | 1990-02-20 |
Family
ID=16398294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63198870A Pending JPH0250229A (ja) | 1988-08-11 | 1988-08-11 | アドレス・トレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0250229A (ja) |
-
1988
- 1988-08-11 JP JP63198870A patent/JPH0250229A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0250229A (ja) | アドレス・トレース回路 | |
| JPS6151240A (ja) | デ−タ処理装置 | |
| KR20000003404A (ko) | 외부 메모리 억세스를 위한 마이크로컨트롤러 | |
| JPH03184136A (ja) | アドレス・トレース回路 | |
| JPH0264828A (ja) | アドレストレース回路 | |
| JPS63265332A (ja) | プログラムジヤンプ方式 | |
| JPH04264630A (ja) | アドレス・トレース回路 | |
| JPS62156737A (ja) | １チツプマイクロコンピユ−タ | |
| JPS6129022B2 (ja) | ||
| JPH0259829A (ja) | マイクロコンピュータ | |
| JPS63177205A (ja) | プログラマブルコントロ−ラのプログラミング装置 | |
| JPS6210739A (ja) | プログラム実行トレ−ス方式 | |
| JPS60254344A (ja) | メモリアドレス割付け方式 | |
| JPH01206440A (ja) | アドレス・トレース回路 | |
| JPH04107630A (ja) | 中央処理装置 | |
| JPH0340075A (ja) | マイクロコンピュータ | |
| JPS6288036A (ja) | マイクロプログラム制御装置 | |
| JPS63163533A (ja) | マイクロコンピユ−タ | |
| JPH01175632A (ja) | マイクロプログラム制御装置 | |
| JPS62248043A (ja) | マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 | |
| JPH01121950A (ja) | トレース機能付マイクロプロセッサ | |
| JPH02165349A (ja) | アドレストレース回路 | |
| JPS61143856A (ja) | マイクロプログラムデバツグ装置 | |
| JPS63165931A (ja) | 不連続命令フエツチアドレス情報記憶方式 | |
| JPH03130888A (ja) | マイクロコンピュータ |