JPS6288036A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS6288036A JPS6288036A JP22921185A JP22921185A JPS6288036A JP S6288036 A JPS6288036 A JP S6288036A JP 22921185 A JP22921185 A JP 22921185A JP 22921185 A JP22921185 A JP 22921185A JP S6288036 A JPS6288036 A JP S6288036A
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- Japan
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- control memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制ｉ＋ｌ１ｉｌ、ｍｌ：に
関し、特に情報処理装置におけるマイクロプログラムの
一部を容易に変更して実行し得るマイクロプログラム制
御装置に関する。
関し、特に情報処理装置におけるマイクロプログラムの
一部を容易に変更して実行し得るマイクロプログラム制
御装置に関する。
従来、この種のマイクロプログラム制御装置はマイクロ
プログラムの任意のアドレスの内容を変更して実行する
手段としては、 １、変更後のマイクロプログラムを再ロードする。
プログラムの任意のアドレスの内容を変更して実行する
手段としては、 １、変更後のマイクロプログラムを再ロードする。
２、制御メモリを書き換え可能とし、マイクロプログラ
ムの実行を中断させて専用のハードウェアにより書込む
。
ムの実行を中断させて専用のハードウェアにより書込む
。
等の方法が一般的に行なわれてい喪。
上述した従来のマイクロプログラム制御装置は、マイク
ロプログラムの一部を書換えるためにマイクロプログラ
ムの実行を一時的に中断させる必要がありそのためにシ
ステムの状態に影響を与えたり、書換えから動作確認迄
の作業効率が良くないという欠点があった。
ロプログラムの一部を書換えるためにマイクロプログラ
ムの実行を一時的に中断させる必要がありそのためにシ
ステムの状態に影響を与えたり、書換えから動作確認迄
の作業効率が良くないという欠点があった。
本発明のマイクロプログラム制御装置は有効ビットとア
ドレス部およびデータ部とからなる任意のデータを設定
し得る少なくとも１個のレジスタとレジスタのアドレス
部と制御メモリアドレスレジスタ出力とを比較する比較
回路と、レジスタの有効ビットが有効でかつ１／ジスタ
のアドレス部と制御メモリアドレスレジスタ出力の一致
を検出した時に制御メモリの出力の一部又は全部をレジ
スタのデータ部と切替えてマイクロ命令として出力する
選択回路とを有している。
ドレス部およびデータ部とからなる任意のデータを設定
し得る少なくとも１個のレジスタとレジスタのアドレス
部と制御メモリアドレスレジスタ出力とを比較する比較
回路と、レジスタの有効ビットが有効でかつ１／ジスタ
のアドレス部と制御メモリアドレスレジスタ出力の一致
を検出した時に制御メモリの出力の一部又は全部をレジ
スタのデータ部と切替えてマイクロ命令として出力する
選択回路とを有している。
次に本発明について図面を参照して説明する。
図面は本発明の一実施例を示す。図において、本実施例
のマイクロプログラム制御装置は３２ビツト×４に語か
らなる制御メモリ１と、１２ビツトの制御メモリアドレ
スレジスタ２と、装置に備わるパネルのスイッチ操作か
もしくはマイクロ命令の実行によりデータの設定ができ
る有効ビットとアドレス部１２ビットからなるレジスタ
３と。
のマイクロプログラム制御装置は３２ビツト×４に語か
らなる制御メモリ１と、１２ビツトの制御メモリアドレ
スレジスタ２と、装置に備わるパネルのスイッチ操作か
もしくはマイクロ命令の実行によりデータの設定ができ
る有効ビットとアドレス部１２ビットからなるレジスタ
３と。
制御メモリアドレスレジスタ２の出力２１とレジスタ３
のアドレス部３２を比較し１両者が一致した時に出力４
１を論理″′１“とする１２ビツトの比較回路４と、レ
ジスタ３の有効ビット３１が論理１１”でかつ比較回路
４の出力か論理１１”の場合にレジスタ３のデータ部３
３を、有効ビット３１が論理″０”か比較回路４の出力
が論理“０”の場合に制御メモリ出力１１を選ぶ３２ビ
ツトの選択回路５およびＡＮＤ回路７と、選択回路出力
５１を保持する３２ビツトのマイクロ命令レジスタ６と
から構成される。
のアドレス部３２を比較し１両者が一致した時に出力４
１を論理″′１“とする１２ビツトの比較回路４と、レ
ジスタ３の有効ビット３１が論理１１”でかつ比較回路
４の出力か論理１１”の場合にレジスタ３のデータ部３
３を、有効ビット３１が論理″０”か比較回路４の出力
が論理“０”の場合に制御メモリ出力１１を選ぶ３２ビ
ツトの選択回路５およびＡＮＤ回路７と、選択回路出力
５１を保持する３２ビツトのマイクロ命令レジスタ６と
から構成される。
尚、＠１図においては本発明の説明に直接必要のない構
成要素は省略されているが、マイクロプログラム制御に
必要な機能は備わフているものとする。
成要素は省略されているが、マイクロプログラム制御に
必要な機能は備わフているものとする。
次に本実施例の動作について説明する。
一般にマイクロプログラムの一部を変更するのはマイク
ロプログラムのデバグを行う場合であり人手により修正
データが与えられレジスタ３にデータをセットするマイ
クロ命令の実行により有効ビットとアドレス部２よびデ
ータ部とからなる４５ビツトの修正データがレジスタ３
にセットされる。
ロプログラムのデバグを行う場合であり人手により修正
データが与えられレジスタ３にデータをセットするマイ
クロ命令の実行により有効ビットとアドレス部２よびデ
ータ部とからなる４５ビツトの修正データがレジスタ３
にセットされる。
レジスタ３に設定された有効ビット３１が論理″θ″″
の時は常に制御メモリ１の出力１１がそのままマイクロ
命令レジスタ６にセットされマイクロプログラムの実行
には全く影響を与えない。
の時は常に制御メモリ１の出力１１がそのままマイクロ
命令レジスタ６にセットされマイクロプログラムの実行
には全く影響を与えない。
レジスタ３に設定された有効ビット３１が論理″１”の
時に、制御メモリアト１１スレジスタ２の値が１ノジス
タ３のアドレス部３２と異なる間は比較回路４の出力４
１は論理′″０′″でありしたがってＡＮＤ回路７の出
カフ１も論理＠０”となり選択回路５により制御メモリ
ｌの出力１１が選ばれることにより制御メモリ中のマイ
クロ命令が実行される。
時に、制御メモリアト１１スレジスタ２の値が１ノジス
タ３のアドレス部３２と異なる間は比較回路４の出力４
１は論理′″０′″でありしたがってＡＮＤ回路７の出
カフ１も論理＠０”となり選択回路５により制御メモリ
ｌの出力１１が選ばれることにより制御メモリ中のマイ
クロ命令が実行される。
制御メモリアドレスレジスタ２の値がレジスタ３のアド
レス部３２と等しくなった時、比較回路４の出力４１は
論理′″１”となｒ）ＡＮＤ回路７の出カフ１も論理“
１”となり選択回路５により１／ジスタ３のデータ部３
３が選ばれ、変更後のマイクロ命令がマイクロ命令レジ
スタ６にセットされ実行される。
レス部３２と等しくなった時、比較回路４の出力４１は
論理′″１”となｒ）ＡＮＤ回路７の出カフ１も論理“
１”となり選択回路５により１／ジスタ３のデータ部３
３が選ばれ、変更後のマイクロ命令がマイクロ命令レジ
スタ６にセットされ実行される。
本実施例では同時に設定し得るデータの数は１つに限定
されているが、レジスタ３と同等のものｆｎ個、各々の
レジスタのアドレス部と制御メモリアドレスレジスタ出
力とを比較するｎ個の比較回路と、各レジスタの有効ビ
ットが論理”１”でかつそのアドレス部が制御メモリア
ドレスレジスタ出力と一致した時にそのデータ部を選択
する様に構成されたｒｌ＋１人力の選択回路を具備する
こ −とにより１個迄のデータを設定できるマイクロ
プログラム制御装置が実現できる。
されているが、レジスタ３と同等のものｆｎ個、各々の
レジスタのアドレス部と制御メモリアドレスレジスタ出
力とを比較するｎ個の比較回路と、各レジスタの有効ビ
ットが論理”１”でかつそのアドレス部が制御メモリア
ドレスレジスタ出力と一致した時にそのデータ部を選択
する様に構成されたｒｌ＋１人力の選択回路を具備する
こ −とにより１個迄のデータを設定できるマイクロ
プログラム制御装置が実現できる。
以上説明し九ように本発明はレジスタに変更すヘキ制御
メモリのアドレスとデータおよび有効ビットをセットし
、有効ビットが無効の場合には制御メモリ中のマイクロ
命令を実行し、有効ビットが有効の場合には制御メモリ
アドレスレジスタの値が予め設定されたレジスタのアド
レス部と一致した場合にそのレジスタのデータ部を選択
することにより変更後のマイクロ命令を実行し、一致し
ない場合は制御メモリ出力を選択するように構成するこ
とにより随時にマイクロプログラムの一部を変更可能に
すると共に有効ビットの有効又は無効の設定により変更
前、変更後のマイクロプログラムの実行が容易に行なえ
るという効果がある。
メモリのアドレスとデータおよび有効ビットをセットし
、有効ビットが無効の場合には制御メモリ中のマイクロ
命令を実行し、有効ビットが有効の場合には制御メモリ
アドレスレジスタの値が予め設定されたレジスタのアド
レス部と一致した場合にそのレジスタのデータ部を選択
することにより変更後のマイクロ命令を実行し、一致し
ない場合は制御メモリ出力を選択するように構成するこ
とにより随時にマイクロプログラムの一部を変更可能に
すると共に有効ビットの有効又は無効の設定により変更
前、変更後のマイクロプログラムの実行が容易に行なえ
るという効果がある。
また本発明は制御メモリの内容を書換えないため読出し
専用メモリを制御メモリとして採用しているマイクロプ
ログラム制御装置に対しても同様の効果が得られる。
専用メモリを制御メモリとして採用しているマイクロプ
ログラム制御装置に対しても同様の効果が得られる。
図面は本発明の実施例を示す構成図である。
１・・・・・・制御メモリ、２・・・・・・制御メモリ
アドレスレジスタ、３・・・・・・レジスタ、４・・・
・−・比較回路、５・・・・・・選択回路、６・・・・
・・マイクロ命令レジスタ、７・−・・・・ＡＮＤ回路
、１１・−・・・・制御メモリ出力、２１・・・・・・
制御メモリアドレスレジスタ出力、３１・・・用レジス
タ３の有効ビット、３２・・・山レジスタ３のアドレス
部、３３・−・・−・レジスタ３のデータ部、４１・−
・・・・比較回路出力、５１・・・・・・選択回路出力
。
アドレスレジスタ、３・・・・・・レジスタ、４・・・
・−・比較回路、５・・・・・・選択回路、６・・・・
・・マイクロ命令レジスタ、７・−・・・・ＡＮＤ回路
、１１・−・・・・制御メモリ出力、２１・・・・・・
制御メモリアドレスレジスタ出力、３１・・・用レジス
タ３の有効ビット、３２・・・山レジスタ３のアドレス
部、３３・−・・−・レジスタ３のデータ部、４１・−
・・・・比較回路出力、５１・・・・・・選択回路出力
。
Claims (1)
- 有効ビットとアドレス部およびデータ部とからなる任意
のデータを設定し得る少なくとも１個のレジスタと、該
レジスタのアドレス部と制御メモリアドレスレジスタ出
力とを比較する比較回路と、前記レジスタの有効ビット
が有効でかつ前記比較回路により前記レジスタのアドレ
ス部と制御メモリアドレスレジスタ出力の一致を検出し
た時に、制御メモリの出力の一部又は全部を前記レジス
タのデータ部と切替えてマイクロ命令として出力する選
択回路とを含むことを特徴とするマイクロプログラム制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22921185A JPS6288036A (ja) | 1985-10-14 | 1985-10-14 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22921185A JPS6288036A (ja) | 1985-10-14 | 1985-10-14 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6288036A true JPS6288036A (ja) | 1987-04-22 |
Family
ID=16888559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22921185A Pending JPS6288036A (ja) | 1985-10-14 | 1985-10-14 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288036A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05298086A (ja) * | 1992-04-07 | 1993-11-12 | Nec Corp | 情報処理装置 |
-
1985
- 1985-10-14 JP JP22921185A patent/JPS6288036A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05298086A (ja) * | 1992-04-07 | 1993-11-12 | Nec Corp | 情報処理装置 |
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