JPH0636161B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0636161B2 JPH0636161B2 JP18926689A JP18926689A JPH0636161B2 JP H0636161 B2 JPH0636161 B2 JP H0636161B2 JP 18926689 A JP18926689 A JP 18926689A JP 18926689 A JP18926689 A JP 18926689A JP H0636161 B2 JPH0636161 B2 JP H0636161B2
- Authority
- JP
- Japan
- Prior art keywords
- control
- microinstruction
- processing unit
- sequential circuit
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔概要〕 順序回路制御による処理部をマイクロプログラム制御化
するようにした情報処理装置に関し， マイクロプログラム制御の処理部と順序回路制御の処理
部とを備えた情報処理装置において，両者の処理部をマ
イクロプログラム制御で処理できるようにすることを目
的とし， 制御記憶部に格納されているマイクロプログラムをマイ
クロプログラム・シーケンス制御部で順次読み出し，そ
のマイクロ命令の内容を実行するマイクロプログラム制
御の処理部と，所望する状態を順序回路に作成させる順
序回路制御の処理部とを備えた情報処理装置において，
マイクロ命令に当該マイクロ命令が実行されるべき処理
部を指示しておくと共に，上記順序回路の遷移する状態
に対応する状態値をそのまま定義した複数のマイクロ命
令をマイクロプログラムとして上記制御記憶部に格納し
ておき，上記順序回路制御の処理部が制御記憶部に格納
されているマイクロプログラムを実行し上記状態値に対
応した状態を生成するように構成されている。
するようにした情報処理装置に関し， マイクロプログラム制御の処理部と順序回路制御の処理
部とを備えた情報処理装置において，両者の処理部をマ
イクロプログラム制御で処理できるようにすることを目
的とし， 制御記憶部に格納されているマイクロプログラムをマイ
クロプログラム・シーケンス制御部で順次読み出し，そ
のマイクロ命令の内容を実行するマイクロプログラム制
御の処理部と，所望する状態を順序回路に作成させる順
序回路制御の処理部とを備えた情報処理装置において，
マイクロ命令に当該マイクロ命令が実行されるべき処理
部を指示しておくと共に，上記順序回路の遷移する状態
に対応する状態値をそのまま定義した複数のマイクロ命
令をマイクロプログラムとして上記制御記憶部に格納し
ておき，上記順序回路制御の処理部が制御記憶部に格納
されているマイクロプログラムを実行し上記状態値に対
応した状態を生成するように構成されている。
本発明は順序回路制御による処理部をマイクロプログラ
ム制御化するようにした情報処理装置に関する。
ム制御化するようにした情報処理装置に関する。
順序回路制御とマイクロプログラム制御との両者により
構成されている従来の情報処理装置は，第３図図示の構
成で各処理が行われていた。すなわち情報処理装置内で
は，マイクロプログラム・シーケンス制御部２が出力す
るアドレスに基づき制御記憶部３に格納されている第４
図に示されたフォーマットのマイクロ命令がマイクロ命
令レジスタ４に順次読み出され，マイクロ命令レジスタ
４に設定されているマイクロ命令を処理部１が取り込ん
でその解読を行い，その命令の内容を実行してゆくマイ
クロプログラム制御がそなえている。また処理部５が主
記憶装置７から読み出したマイクロ命令を実行するべく
ワイヤード・ロジックで組立られた順序回路６に対しそ
の命令の内容の実行を命じ，順序回路６が命令の内容に
応じた状態を順に作成してゆく順序回路制御が行われ，
各処理がそれぞれ実行されていた。
構成されている従来の情報処理装置は，第３図図示の構
成で各処理が行われていた。すなわち情報処理装置内で
は，マイクロプログラム・シーケンス制御部２が出力す
るアドレスに基づき制御記憶部３に格納されている第４
図に示されたフォーマットのマイクロ命令がマイクロ命
令レジスタ４に順次読み出され，マイクロ命令レジスタ
４に設定されているマイクロ命令を処理部１が取り込ん
でその解読を行い，その命令の内容を実行してゆくマイ
クロプログラム制御がそなえている。また処理部５が主
記憶装置７から読み出したマイクロ命令を実行するべく
ワイヤード・ロジックで組立られた順序回路６に対しそ
の命令の内容の実行を命じ，順序回路６が命令の内容に
応じた状態を順に作成してゆく順序回路制御が行われ，
各処理がそれぞれ実行されていた。
なお，８はチャネル装置である。
従来の様に順序回路制御による処理では，例えばマイク
ロ命令の途中で処理を中断し，その時の各部の状態を知
るエミュレーションを行うときなど，順序回路６内でそ
の状態値を保存すべきフリップフロップ回路などの数が
多いため，処理を中断したときの順序回路６の各状態値
を一旦例えば主記憶装置７に退避させておくと共にエミ
ュレーション終了後は再開にそなえその復元を行う如き
処理が煩雑となっていた。
ロ命令の途中で処理を中断し，その時の各部の状態を知
るエミュレーションを行うときなど，順序回路６内でそ
の状態値を保存すべきフリップフロップ回路などの数が
多いため，処理を中断したときの順序回路６の各状態値
を一旦例えば主記憶装置７に退避させておくと共にエミ
ュレーション終了後は再開にそなえその復元を行う如き
処理が煩雑となっていた。
本発明は上記の点を解決することを目的としており，マ
イクロプログラム制御の処理部と順序回路制御の処理部
とを備えた情報処理装置において，両者の処理部をマイ
クロプログラム制御で処理できる情報処理装置を提供す
ることを目的としている。
イクロプログラム制御の処理部と順序回路制御の処理部
とを備えた情報処理装置において，両者の処理部をマイ
クロプログラム制御で処理できる情報処理装置を提供す
ることを目的としている。
第１図（Ａ）は本発明の基本構成図，第１図（Ｂ）は本
発明に用いられるマイクロ命令フォーマット図である。
発明に用いられるマイクロ命令フォーマット図である。
５は処理部であり，以下に説明するマイクロプログラム
で制御されるもの，２ないし４，７は第４図図示のもの
と同一のものであり，そのときの機能を有する他，マイ
クロプログラム・シーケンス制御部２は処理部５で処理
されるべきマイクロ命令を制御記憶部３から読み出すた
めのアドレスを生成する。なお当該マイクロ命令は第１
図（Ｂ）に後述する如き特別のマイクロ命令である。制
御記憶部３には処理部５で実行されるべきマイクロ命令
のマイクロプログラムが格納されており，マイクロ命令
レジスタ４は制御記憶部３から読み出されたマイクロ命
令を保持し，主記憶装置７は処理部５で実行されるべき
プログラム等が格納されている。
で制御されるもの，２ないし４，７は第４図図示のもの
と同一のものであり，そのときの機能を有する他，マイ
クロプログラム・シーケンス制御部２は処理部５で処理
されるべきマイクロ命令を制御記憶部３から読み出すた
めのアドレスを生成する。なお当該マイクロ命令は第１
図（Ｂ）に後述する如き特別のマイクロ命令である。制
御記憶部３には処理部５で実行されるべきマイクロ命令
のマイクロプログラムが格納されており，マイクロ命令
レジスタ４は制御記憶部３から読み出されたマイクロ命
令を保持し，主記憶装置７は処理部５で実行されるべき
プログラム等が格納されている。
そして第１図（Ｂ）のマイクロ命令フォーマット図にお
いて，ＯＰ部２１には第４図図示のＯＰ部に替え当該処
理部５の指定を行った上でのＯＰコードが記述されてお
り，かつオペランド部２２には第４図図示のソース１，
ソース２及びディスティネーションに替え第３図の順序
回路６が遷移する状態に対応する状態値が定義付けられ
ている。
いて，ＯＰ部２１には第４図図示のＯＰ部に替え当該処
理部５の指定を行った上でのＯＰコードが記述されてお
り，かつオペランド部２２には第４図図示のソース１，
ソース２及びディスティネーションに替え第３図の順序
回路６が遷移する状態に対応する状態値が定義付けられ
ている。
マイクロプログラム・シーケンス制御部２が出力するア
ドレスで制御記憶部３がアクセスされ，そのアドレス上
のマイクロ命令が読み出される。この制御記憶部３から
読み出されたマイクロ命令がマイクロ命令レジスタ４に
設定されるが，当該マイクロ命令のＯＰ部２１に処理部
５が指定されているとき，当該処理部５はこのマイクロ
命令を解読し，その命令の内容を実行する。このマイク
ロ命令の実行が終了したとき，マイクロプログラム・シ
ーケンス制御部２は制御記憶部３をアクセスし，制御記
憶部３からマイクロ命令を読み出す。この様な処理が繰
り返されることにより，第３図の順序回路６で行われて
いたと同じ状態が処理部５で実行される。
ドレスで制御記憶部３がアクセスされ，そのアドレス上
のマイクロ命令が読み出される。この制御記憶部３から
読み出されたマイクロ命令がマイクロ命令レジスタ４に
設定されるが，当該マイクロ命令のＯＰ部２１に処理部
５が指定されているとき，当該処理部５はこのマイクロ
命令を解読し，その命令の内容を実行する。このマイク
ロ命令の実行が終了したとき，マイクロプログラム・シ
ーケンス制御部２は制御記憶部３をアクセスし，制御記
憶部３からマイクロ命令を読み出す。この様な処理が繰
り返されることにより，第３図の順序回路６で行われて
いたと同じ状態が処理部５で実行される。
従って，従来の順序回路制御による処理部５を変更せず
にマイクロプログラム制御化が可能となり，マイクロ命
令の途中で処理を中断しエミュレーションが行われる場
合でも，中断時における制御記憶部３のアドレスをそれ
ぞれ管理しておき，マイクロプログラム・シーケンス制
御部２でこのアドレスをそれぞれ生成するだけで，再開
が容易に行える。
にマイクロプログラム制御化が可能となり，マイクロ命
令の途中で処理を中断しエミュレーションが行われる場
合でも，中断時における制御記憶部３のアドレスをそれ
ぞれ管理しておき，マイクロプログラム・シーケンス制
御部２でこのアドレスをそれぞれ生成するだけで，再開
が容易に行える。
第２図は本発明に係る情報処理装置の一実施例構成であ
る。
る。
図中，２ないし５は第１図のものに対応し，１，８は第
３図のものに対応している。
３図のものに対応している。
制御記憶部３には処理部１で実行されるマイクロプログ
ラムの他，処理部５で実行されるマイクロプログラムが
それぞれ格納されている。そしてこれらのマイクロプロ
グラムは第４図図示のマイクロ命令及び上記説明した第
１図（Ｂ）図示のマイクロ命令の構成でそれぞれプログ
ラミングされている。
ラムの他，処理部５で実行されるマイクロプログラムが
それぞれ格納されている。そしてこれらのマイクロプロ
グラムは第４図図示のマイクロ命令及び上記説明した第
１図（Ｂ）図示のマイクロ命令の構成でそれぞれプログ
ラミングされている。
処理部１或いは処理部５は，マイクロプログラム・シー
ケンス制御部２が制御記憶部３をアクセスしマイクロ命
令レジスタ４に設定されたマイクロ命令のＯＰ部を見て
自分宛のマイクロ命令であるかどうかの判断を行う。マ
イクロ命令レジスタ４に設定されたマイクロ命令が例え
ば第１図（Ｂ）図示の構成で処理部５が指定されていた
ものとすると，処理部５は当該マイクロ命令を解読し，
その命令の内容を実行する。当該マイクロ命令のオペラ
ンド部２２には処理部５が次に実行すべきマイクロ命令
の制御記憶部３から読み出すアドレスを生成する情報が
記述されているので，マイクロプログラム・シーケンス
制御部２は当該アドレスを生成してこのアドレスで制御
記憶部３をアクセスし，マイクロ命令レジスタ４には当
該アドレス上に格納されていたマイクロ命令が設定され
る。処理部５はマイクロ命令レジスタ４に設定されてい
るマイクロ命令が自分宛のものであるとの判断をし，そ
の命令の内容を実行する。この様にして制御記憶部３に
格納されているマイクロプログラムを処理部５が順次実
行し，またマイクロプログラムには第４図の順序回路６
で行われる状態がマイクロ命令としてプログラミングさ
れているので，当該処理部５は順序回路６が行う動作状
態と全く同じ動作処理を行う。
ケンス制御部２が制御記憶部３をアクセスしマイクロ命
令レジスタ４に設定されたマイクロ命令のＯＰ部を見て
自分宛のマイクロ命令であるかどうかの判断を行う。マ
イクロ命令レジスタ４に設定されたマイクロ命令が例え
ば第１図（Ｂ）図示の構成で処理部５が指定されていた
ものとすると，処理部５は当該マイクロ命令を解読し，
その命令の内容を実行する。当該マイクロ命令のオペラ
ンド部２２には処理部５が次に実行すべきマイクロ命令
の制御記憶部３から読み出すアドレスを生成する情報が
記述されているので，マイクロプログラム・シーケンス
制御部２は当該アドレスを生成してこのアドレスで制御
記憶部３をアクセスし，マイクロ命令レジスタ４には当
該アドレス上に格納されていたマイクロ命令が設定され
る。処理部５はマイクロ命令レジスタ４に設定されてい
るマイクロ命令が自分宛のものであるとの判断をし，そ
の命令の内容を実行する。この様にして制御記憶部３に
格納されているマイクロプログラムを処理部５が順次実
行し，またマイクロプログラムには第４図の順序回路６
で行われる状態がマイクロ命令としてプログラミングさ
れているので，当該処理部５は順序回路６が行う動作状
態と全く同じ動作処理を行う。
なお，マイクロ命令レジスタ４に設定されたマイクロ命
令が第４図図示のものであるときには処理部１宛のもの
であるので，従来と同様に当該処理部１がそのマイクロ
命令を解読し，その命令の内容を実行する。
令が第４図図示のものであるときには処理部１宛のもの
であるので，従来と同様に当該処理部１がそのマイクロ
命令を解読し，その命令の内容を実行する。
以上説明した如く，本発明によれば，順序回路制御によ
る処理部を変更せずにマイクロプログラム制御が可能と
なり，マイクロ命令の途中で処理を中断しエミュレーシ
ョンが行われる場合でも，中断時における制御記憶部の
アドレスを管理しておくだけで，エミュレーション終了
後の再開も容易に行え，かつ少ない物量でページフォル
ト処理が可能となる。
る処理部を変更せずにマイクロプログラム制御が可能と
なり，マイクロ命令の途中で処理を中断しエミュレーシ
ョンが行われる場合でも，中断時における制御記憶部の
アドレスを管理しておくだけで，エミュレーション終了
後の再開も容易に行え，かつ少ない物量でページフォル
ト処理が可能となる。
第１図（Ａ）は本発明の基本構成図，第１図（Ｂ）は本
発明に用いられるマイクロ命令フォーマット図，第２図
は本発明に係る情報処理装置の一実施例構成，第３図は
従来の情報処理装置の構成図，第４図は従来の処理部に
用いられているマイクロ命令フォーマット図を示してい
る。 図中，１は処理部，２はマイクロプログラム・シーケン
ス制御部，３は制御記憶部，４はマイクロ命令レジス
タ，５は処理部，６は順序回路，７は主記憶装置，８は
チャネル装置を表している。
発明に用いられるマイクロ命令フォーマット図，第２図
は本発明に係る情報処理装置の一実施例構成，第３図は
従来の情報処理装置の構成図，第４図は従来の処理部に
用いられているマイクロ命令フォーマット図を示してい
る。 図中，１は処理部，２はマイクロプログラム・シーケン
ス制御部，３は制御記憶部，４はマイクロ命令レジス
タ，５は処理部，６は順序回路，７は主記憶装置，８は
チャネル装置を表している。
Claims (1)
- 【請求項１】制御記憶部（３）に格納されているマイク
ロプログラムをマイクロプログラム・シーケンス制御部
（２）で順次読み出しそのマイクロ命令の内容を実行す
るマイクロプログラム制御の処理部（１）と，所望する
状態を順序回路により作成させる順序回路制御の処理部
（５）とを備えた情報処理装置において， マイクロ命令に当該マイクロ命令が実行されるべき処理
部（５）を指定しておくと共に，上記順序回路の遷移す
る状態に対応する状態値をそのまま定義した複数のマイ
クロ命令をマイクロプログラムとして上記制御記憶部
（３）に格納しておき， 上記順序回路制御の処理部（５）が制御記憶部（３）に
格納されているマイクロプログラムを実行し上記状態値
に対応した状態を生成するようにしたことを特徴とする
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18926689A JPH0636161B2 (ja) | 1989-07-21 | 1989-07-21 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18926689A JPH0636161B2 (ja) | 1989-07-21 | 1989-07-21 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353321A JPH0353321A (ja) | 1991-03-07 |
| JPH0636161B2 true JPH0636161B2 (ja) | 1994-05-11 |
Family
ID=16238437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18926689A Expired - Lifetime JPH0636161B2 (ja) | 1989-07-21 | 1989-07-21 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636161B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5201547A (en) * | 1991-04-10 | 1993-04-13 | Toyota Jidosha Kabushiki Kaisha | Rear under body structure |
| JP4878646B2 (ja) | 2009-05-28 | 2012-02-15 | 本田技研工業株式会社 | 車体後部構造 |
-
1989
- 1989-07-21 JP JP18926689A patent/JPH0636161B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0353321A (ja) | 1991-03-07 |
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