JPH03222043A - マイクロプロセッサおよびそのプログラム開発装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は実行速度（必要とする処理速度）の異なる複数
の仕事を時分割で並列実行するのに適したマイクロプロ
セッサに関するものである。

【従来の技術］ 従来技術として、複数個のマイクロプロセッサを設け、
マイクロプロセッサ間の情報授受により並列処理機能を
実現する方法が知られている。この方法では、複数のマ
イクロプロセッサを用いるのでハードウェアが大きくな
る。また、１つのマイクロプロセッサにおいて、割り込
み機能を持たせて複数個のマイクロプログラムを交互に
切り替えて並列処理機能を実現する方法が知られている
。

この方法では、割り込みのための実現手段を要するとと
もに、割り込みのための処理時間がかかるなど、制御が
複雑となる問題がある。そこで持分１−２３８１２号公
報によれば、本願第３図に示すように、複数個のアドレ
スレジスタと、アドレス切替え制御回路を用いてマルチ
プログラムの並列処理を行うマイクロプロセッサが示さ
れている。

本願第３図において、マイクロプロセッサ２は、制御用
メモリ２１０、ＯＲゲート２１３、ＡＮＤゲート２１１
，２１２、アドレスレジスタ２０６゜２０７、アドレス
切替え制御回路２０８、演算制御回路２０９およびこれ
らを接続する信号線から成っている。

演算制御回路２０９は、マイクロ命令デコーダ、演算回
路、タイミング制御回路等を含み、制御用メモリ２１０
から読みだしたマイクロ命令をデコードして、演算その
他を実行し、マイクロプロセッサ２全体を制御する。ア
ドレスレジスタ２０６および２０７の内容は、演算制御
回路２０９により設定され、いずれも制御用メモリ２１
０から次に読みだすべき命令のアドレスとなる。また、
アドレスレジスタ２０６と２０７の内容のいずれが制御
用メモリ２１０の次のアドレスとなるかは、信号線２１
８，２１９の値によって決定される。

すなわち、信号線２１８を介して“′１”が送り出され
たときには、ＡＮＤ回路２１１がゲートされ、アドレス
レジスタ２０６の内容がＯＲ回路２１３を経て制御用メ
モリ２１０のアドレスとなる。逆に、信号線２１９を介
して“１”が送り出されたときには、ＡＮＤ回路２１２
がゲートされ、アドレスレジスタ２０７の内容がＯＲ回
路２１３を経て制御用メモリ２１０のアドレスとなる。

アドレス切替え制御回路２０８は、演算制御回路２０９
から信号線２１４，２１５を介して制御信号を受け、ま
た、信号線２１６，２１７を介して外部信号を受けるこ
とにより、信号線２１８，２１９に信号を送り出す。こ
こで、アドレス切替え制御回路２０８は、特定のアドレ
スが選択されたときは、その選択されたアドレスを実行
する信号を出力する。また、全てのアドレスが選択され
たときは、全アドレスを順番に１つずつ実行する信号を
出力する。

［発明が解決しようとする課題］ 上記第３図に示した従来技術のマイクロプロセッサ２で
は、複数のタスクのシーケンシャルな実行または特定の
一つのタスクのみの実行を目的としているために、利用
範囲が限定される。すなわち、タスク実行順番の異なる
応用に適用する場合、その度毎に、外部回路を作り替え
て信号線２１６゜２１７に所要の信号を生成しなければ
ならず、手間がかかるという問題がある。

本発明は上記従来の問題点を解決し、タスク実行順番の
異なるいろいろの応用にも容易に適用させられるよう、
タスク実行順番の指定および実行順番の切替えを簡単に
行えるマイクロプロセッサを提供することを目的とする
。

［課題を解決するための手段〕 上記の目的を達成するため、本発明のマイクロプロセッ
サは、マイクロプログラムを格納する制御用メモリと、
この制御用メモリに対するアドレスを格納する複数個の
アドレスレジスタと、該複数個のアドレスレジスタの中
の一つを選択するアドレスレジスタ選択手段を有し、該
アドレスレジスタ選択手段は、アドレスレジスタの選択
順番を複数個記憶する手段、および、該複数個のアドレ
スレジスタの選択順番の中から特定の一つを選択する選
択手段を有することを特徴とする。その概要を第１１図
に示す。

ここで、上記アドレスレジスタ選択手段は、外部信号入
力を有し、この外部信号に応答して、複数個のアドレス
レジスタ選択順番の中から特定の一つを選択するように
することが好ましい。その概要を第１２図に示す。

これにより、アドレスレジスタの選択順番を選択する順
序を外部信号により変えることが可能になる。

上記アドレスレジスタの選択順番の中から特定の一つを
選択する、アドレスレジスタ選択順番選択手段には、例
えばＥＦＲＯＭ、ＲＡＭ等のプログラム可能な素子構成
を持たせ、上記選択順番の選択順を、予め記憶しておく
ようにするのがよい。

その概要を第１３図に示す。

これにより、例えば特に定形的な順番指定に対しては簡
単化され好都合になる。

上記複数個のアドレスレジスタの各々は、それぞれ異な
るタスク（いくつかのマイクロプログラムにより構成さ
れ、タイマや通信機能等を実現する）番号への対応を有
するようにするのがよい。

その概要を第１４図に示す。

これにより、アドレスレジスタに対応してタスクを容易
に実行できる利点があり、複数のタスクを見掛は上並列
実行することも可能になる。

上記アドレスレジスタ選択手段は、アドレスレジスタの
選択順番を複数個記憶する手段からのデータによるか、
あるいは外部からの信号値により、アドレスレジスタの
選択を指定する手段を有するようにするのが好ましい。

その概要を第１５図に示す。

これにより内部に記憶されたアドレスレジスタの選択順
番による以外に、これに依存できないような場合への対
応が可能になる。

上記アドレスレジスタの選択手段が、アドレスレジスタ
の選択順番を複数個記憶する手段からのデータと、外部
からの信号値とのＡＮＤ条件でアドレスレジスタの選択
を指定するものとすれば、外部からの信号で上記の選択
順番のうちの何れかを最終的に決められるようになり好
ましい。その概要を第１６図に示す。

上記マイクロプログラムを格納する制御用メモリ、およ
び、上記アドレスレジスタの選択順番を複数個記憶する
手段のうち少なくとも一つは、書換え可能な不揮発性メ
モリを含むようにするのが応用面をひろげられるので好
ましい。この場合のメモリとして、勿論ＲＡＭでもよい
が、このほか例えばＥＦＲＯＭによることもできる。

また上記複数個のアドレスレジスタの選択順番の指定を
、またあるいは上記複数個のタスクの実行順番の指定を
、プログラム言語により行うことが好ましい。

これによりタスクの実行順番の指定をソフトウェア的に
行うことが可能になる。

上記目的を達成するための本発明のマイクロプロセッサ
のプログラム開発装置は、プログラム言語により指定さ
れた、アドレスの選択順番またはタスクの実行順番を、
上記アドレスレジスタの選択順番を複数個記憶する手段
への該選択順番の表示データに変換することを特徴とす
る。

これによりアドレスレジスタ選択手段内に、タスクと対
応したアドレスレジスタの複数個の選択順番指定をプロ
グラム言語により行うことが可能になる。

ここで、上記マイクロプロセッサあるいはマイクロプロ
セッサのプログラム開発装置において、上記アドレスの
選択順番またはタスクの実行順番を指定するためのプロ
グラム言語は、ラベル指定部、アドレスレジスタまたは
タスク指定部、および分岐指定部により構成するものに
よるのが人にわかり易く好ましい。

上記、プログラム言語によりアドレスの選択順番または
タスクの実行順番を指定するマイクロプロセッサまたは
このための上記プログラム開発装置については、その概
要は第１７図に、プログラム例は第１表とともに第４図
〜第６図に示す。

〔作　用〕 本発明で、アドレスレジスタ選択手段の中にアドレスレ
ジスタの選択順番を複数個記憶する手段を持つことによ
り、いろいろの順番のものに対しても即座に対応しつる
準備ができることになり、簡単に選択順番の指定が可能
になる。そこでさらにこの複数個の選択順番の中から特
定の一つを選択する選択手段を持つことにより、特定の
順番のものに簡単に切り替えることができるようになる
。

上記のアドレスレジスタ選択手段に、外部信号に応答し
て特定の選択順番を選択する手段を持たせることにより
、直接外部信号を入力することによって、あるいは例え
ばマイクロコンピュータのＣＰＵからの制御情報を外部
信号として入力することによって、上記の選択順番の中
から特定の一つを選択することが可能になる。すなわち
、アドレスレジスタの選択順番を選択する順序を、この
ような外部信号によって可変にすることが可能になる。

アドレスレジスタ選択順番の選択手段にプログラム可能
な素子構成を持たせて選択順番類を予め記憶させておけ
ば、アドレスレジスタの選択順番が固定の、いわば定形
的なプログラムにはいちいち外部から制御信号を与える
必要もなくなり有効になる。

また複数のアドレスレジスタの各々をそれぞれ異なるタ
スク番号に対応させることによって、アドレスレジスタ
の選択制御によりタスクの実行順番を容易に切り替える
ことが可能になる。したがってアドレスレジスタを時分
割的に選択制御することにより、複数のタスクを見掛は
上並列実行することも可能になる。

アドレスレジスタの選択の指定について、選択順番を複
数個記憶する手段からのデータによるか、あるいは外部
からの信号値により行うことができるようにすれば、何
等かの外部要因で特定のアドレスレジスタを選択しなけ
ればならない場合とか、あるいは例えばアドレスレジス
タの選択順番の記憶内容が破壊されて外部からの信号で
アドレスレジスタを選択したい場合に有効になる。

あるいは、上記の選択の指定を上記のデータと、外部か
らの信号値とのＡＮＤ条件で行えば、いくつかのアドレ
スを指定した中からどのアドレスを最終的に選択するか
を、例えばＣＰＵからの信号や、演算回路の演算結果の
ような外部からの信号により最終的に決定することがで
きるようになる。

プログラム言語で指定したアドレスレジスタの選択順番
あるいはタスクの実行順番を、上記プログラム開発装置
により、アドレスレジスタ選択順番の記憶手段へのデー
タに変換し、かつ、複数個のアドレスレジスタの各々を
それぞれ異なるタスク番号に対応させることにより、ハ
ードウェアの構成を考えることなしにソフトウェア的に
タスク実行順番の指定が可能になる。したがって本発明
によればハードウェアの知識がなくても誰にでも簡単に
タスク実行順番の指定が行えることになり、またタスク
の実行順番の切替えを、装置の動作を止めることなしに
連続的に簡単に行うことが可能になる。

プログラム言語として上記構成のものによれば、簡単か
つわかり易く、誰にでも容易にタスクの実行順番を指定
することが可能になる。

〔実施例〕

以下、本発明の実施例を図面により説明する。

第１図は本発明の一実施例を示すマイクロプロセッサｌ
のブロック図である。

第１図において、１１０はマイクロプログラムを格納す
る第１の制御用メモリＣＳＩであり、書換え可能な不揮
発性メモリで実現されている。

１１１は制御用メモリ１１０から読みだされたマイクロ
プログラムを一時的に格納しておくマイクロ命令レジス
タＭＩＲＩである。１２０は演算制御回路、１３０は演
算回路である。１４０は制御用メモリ１１０から次に読
みだすべき命令のアドレスを格納しておくレジスタ群で
ある。また、１４５はアドレスレジスタ選択信号１９１
を出力するアドレスレジスタ選択手段である。アドレス
レジスタ選択手段１４５内において、１５０はアドレス
レジスタの選択順番を複数個格納する第２の制御用メモ
リＣＳ２であり、書換え可能な不揮発性メモリで実現さ
れている。１５１は制御用メモリ１５０から読みだされ
たデータを一時的に格納しておくマイクロ命令レジスタ
ＭＩＲ２である。

１６０は、外部信号１６１に応答して、第２の制御用メ
モリ１５０に格納された、複数個のアドレスレジスタ選
択順番指定の中から一つを選択する手段である。１７０
は外部からアドレスレジスタを選択する信号１７１のデ
コーダ回路であり、１７２はそのデコードした結果を一
時的に格納しておくレジスタである。１８０は外部信号
１８１の値を一時的に格納するレジスタである。信号線
１８１は第２の制御用メモリ１５０からのアドレスレジ
スタ選択指示と外部からのアドレスレジスタ選択指示の
優先度を指定する。アドレスレジスタ選択回路１９０で
は、第２の制御用メモリ１５０からのアドレスレジスタ
選択指示と外部信号１７１からのアドレスレジスタ選択
指示及びその優先度から、選択すべきアドレスレジスタ
を決定し、制御信号１９１を出力する。

次に、このマイクロプロセッサ１の動作について第１図
を用いて説明する。

演算制御回路１２０は、マイクロ命令レジスタ１１１の
内容をデコードし演算回路１３０を制御するとともに、
次に実行すべきマイクロプログラムのアドレスを生成し
、次アドレスレジスタ１４０に出力する。また、演算制
御回路１２０は、次に制御用メモリ１１０から読みだす
べき命令のアドレスを次アドレスレジスタ１４０から読
みだすことによりマイクロプロセッサ１全体を制御する
。ここで、複数のアドレスレジスタ１４０のそれぞれを
異なるタスク（仕事）に対応させ、かつ、アドレスを格
納するレジスタおよびアドレスを読みだすレジスタを、
アドレスレジスタ選択手段１４５によりマシンクロック
単位に時分割的に選択制御することにより、複数のタス
クを見掛は上並列実行することが可能となる。

第２図は、第１図におけるアドレス選択手段１４５の動
作を示すための詳細回路図である。ここでは、次アドレ
スレジスタ１４０は、Ｒ１からＲ５の５本のレジスタに
より構成され、それぞれ、１９１−１から１９１−５の
制御信号が“１”になったときに選択されるものとして
いる。いま、外部信号１８１に“１”が入力された場合
を考える。すると、ＯＲゲート１９３−１から１９３−
５の出力値は、第２の制御用メモリ１５０からの指定に
は依存せず常に“１”となる。すなわち、外部から信号
値１７１により指定したアドレスレジスタの選択指示の
みが有効となる。逆に、外部信号１８１に“０″が入力
された場合は、第２の制御用メモリ１５０のアドレス指
定と外部からのアドレス指定の積がＡＮＤゲート１９２
−１から１９２−５でとられ、選択されるアドレスレジ
スタが決定する。従って、いくつかのアドレスを第２の
制御用メモリ１５０で指定しておき、その中のどのアド
レスを最終的に選択するかを外部からの信号１７１によ
り決定することができる。ここで、外部信号１７１はＣ
ＰＵなどから明示的にアドレスを選択する信号とするこ
ともできるし、外部のイベントにより決定される信号と
することもできる。また、ＡＮＤゲート１９２−．１か
ら１９２−５の出力が全て“ＯＩ＋となり、いずれのア
ドレスレジスタも選択されなかった場合はＮｏＰ　（Ｎ
ｏ　０ＰＥＲＡＴＩＯＮ）指定とみなし、その時のマイ
クロ命令の指定は無効とする。

以上、第２の制御用メモリ１５０内にアドレスレジスタ
の選択順番すなわちタスクの実行順番がプログラムされ
た後、どのようにアドレス選択制御信号が制御されるか
について示した。次に、複数のタスクの実行順番をプロ
グラム開発装置によりどのように指定し、どのように第
２の制御用メモリ内に変換するかについて一実施例を示
す。

第１表は、マイクロプロセッサのプログラム開発装置に
おける、タスク実行順番を記述するためのプログラム言
語の一例である。

第１表 第１表において、フィールドｌはラベル指定フィールド
であり、分岐先ラベル名を例えば先頭がＬで始まる８文
字以内の英数字で指定する。フィールド２はタスク指定
フィールドであり、指定したタスクを単純に順次実行し
たい場合は、（）内に順次実行したいタスクをカンマ（
１）で区切って記述する。例えば、タスクＴＩ、Ｔ２．
Ｔ３を順次実行したい場合は、（ＴＩ、Ｔ２．Ｔ３）と
記述する。（）内に記述した複数のタスクを１サイクル
ごとに１つずつ順次実行したい場合は、（）の前にＳＱ
を付け、例えば、５Ｑ（Ｔｌ。

Ｔ２．Ｔ３）と記述する。また、外部からの信号値によ
り選択して実行したい場合は、（）の前にＥＶを付け、
例えば、ＥＶ　（ＴＩ、Ｔ２．Ｔ３）と記述する。また
、タスクＮＯＰは（）内をブランクで表す。フィールド
３は分岐指定フィールドであり、（）内に分岐先ラベル
名を指定し、（）の前にＢＲを付ける。ただし、フィー
ルド２に指定したプログラムを最終ステップまで実行し
た後に自動的に最初のステップへ戻る仕様とする場合は
、フィールドｌおよび３は省略可とすることも可能であ
る。

第４図は、第１表に示したプログラム言語例を使って、
４種類のプログラムを実際に記述した例を示している。

第４図においてＴ１からＴ５はタスク番号を表している
。ここで、各タスクは一つ以上のマイクロプログラムか
ら構成され、例えばタイマや通信機能等の意味を持った
プログラムに対応する。

第５図は、第４図に示した第３のプログラムの動きを示
すタイムチャートである。

第５図において、タスクＴｉ（ｉ＝１から５）は、それ
ぞれＮｉ個のマイクロプログラムｌ１−ｊ（Ｊ＝１から
Ｎｉ）により構成されているとする。

この図から、タスクＴ１からＴ５までは見掛は上並列に
実行されること、また、タスクＴ２．Ｔ３゜Ｔ４はタス
クＴＩ、Ｔ５が３回実行される間に１回しか実行されず
、ＴＩ、Ｔ５の１／３の実行速度で実行されることがわ
かる。すなわち、異なる実行速度の複数個のプログラム
を時分割的に並列実行させる実行順番を前記第１表に示
す言語により指定することができる。

次に、第４図に示した記述が、マイクロプロセッサのプ
ログラム開発装置により、第２の制御用メモリ１５０内
にどのように展開されるかの−実流側を第６図に示す。

第６図において、制御用メモリ１５０の各ビットは、プ
ログラム開発装置により作成したアドレスレジスタの選
択順番の表示データであり、それぞれ異なる次アドレス
レジスタに対応している。

ここで、各アドレスレジスタをそれぞれ異なるタスクに
対応させることにより、制御用メモリ１５０の各ビット
はそれぞれ異なるタスクに対応することになる。第６図
では、制御用メモリ１５０の各ビットは左から順にタス
クＴＩ、Ｔ２．Ｔ３゜Ｔ４．Ｔ５に対応している。そし
て、選択するタスクに対応した制御用メモリ１５０のビ
ットにはＩＩ　ｌ”を、選択しないタスクに対応したビ
ットには１１　Ｑ　ＴＴを割り当てる。従って、ＮＯＰ
命令は全ビット“Ｏ”、外部信号に依存していくつかの
タスクの中から実行するタスクを選択する場合は、複数
ビット“′ｌ″となる。さらに、外部からの信号１６１
に応答した制御用メモリ１５０へのアドレスポインタの
移動範囲切替え手段を、アドレスレジスタ選択順番選択
手段１６０内に有することにより、４種類のプログラム
を自由に選ぶことができる。すなわち、プロセッサの動
作を止めることなしに複数のタスクの実行順番を連続的
に切り替えることが可能となる。

以上、各アドレスレジスタを異なるタスクに対応させる
場合を考えた。特にアドレスレジスタとタスクの対応を
考えない場合は、上記タスク実行順番指定は単にアドレ
スレジスタ選択順番指定と考えればよい。

第７図は、第６図におけるアドレスレジスタ選択順番選
択手段１６０の一実施例である。

第７図において、１６３は制御用メモリ１５０に格納し
た各プログラムに対応したアドレスレジスタ群である。

すなわち、１６３はＰＬ、Ｐ２゜Ｐ３．Ｐ４の４つのプ
ログラムに対応した４つのレジスタにより構成され、各
レジスタは、それぞれのプログラムの初期アドレスＡＳ
および最終アドレスＡＥを格納する。１６２は、タスク
実行順番切替え信号１６１をデコードし、４つのアドレ
スレジスタのうちの１つを選択する。アドレスポインタ
１６４は、選択されたアドレスレジスタ内の初期アドレ
スＡＳ、最終アドレスＡＥおよび前回値から、制御用メ
モリ１５０の次アドレスを決定する。すなわち、前回値
ＡＰが初期アドレスＡ３以上かつ最終アドレスポインタ
のときは次アドレスはＡＰを１カウントアツプしたもの
とし、それ以外の場合は初期アドレスＡＳを次アドレス
ＡＰの値とする。従って、タスク実行順番切替え信号１
６１の値を変更することにより、アドレスレジスタ１６
３から読みだされる初期アドレスＡＳおよび最終アドレ
スＡＥを変更し、アドレスポインタＡＰの値を異なるプ
ログラムの初期アドレスに連続的に変更することが可能
となる。また、信号値１６１の値を固定することにより
、アドレスポインタＡＰはアドレスＡＳおよびＡＥで範
囲指定された特定のプログラムのみ実行することが可能
となる。

ここで、上記の例ではアドレスレジスタ選択順番選択手
段１６０内にレジスタ群を設け、外部からの信号１６１
に応答してアドレスポインタの移動範囲を切り替える方
式を示したが、アドレスレジスタ選択順番選択手段１６
０を、ＥＰＲＯＭ。

ＲＡＭ等のプログラマブル素子で構成し、アドレスポイ
ンタの移動範囲の切替えを、予めプログラムしておく方
式とすることも可能である。

以上、タスクの実行順番を格納する制御用メモリを、マ
イクロプログラムを格納する第１の制御用メモリと別に
した場合について示した。

以下、タスクの実行順番を、上記第１の制御用メモリ内
に合わせてもつ場合について、一実施例を示すマイクロ
プロセッサ３のブロック図を第８図に示す。

第８図において、１１０はマイクロプログラムおよびタ
スクの実行順番を格納する第１の制御用メモリＣＳＩで
あり、書換え可能な不揮発性メモリで実現されている。

１１１は制御用メモリ１１０から読みだされたマイクロ
プログラムを一時的に格納しておくマイクロ命令レジス
タＭＩＲＩである。１２０は演算制御回路、１３０は演
算回路である。１４０は制御用メモリ１１０から次に読
みだすべき命令のアドレスを格納しておくレジスタ群で
ある。また、１５１は制御用メモリ１１０から読みださ
れたアドレスレジスタ選択指示を一時的に格納しておく
レジスタＭＩＲ２である。１７１は外部からのアドレス
レジスタ選択指示信号である。信号線１８１は制御用メ
モリ１１０からのアドレスレジスタ選択指示と外部から
のアドレスレジスタ選択指示の優先度を指定する。アド
レスレジスタ制御手段１９５では、制御用メモリ１１０
からのアドレスレジスタ選択指示と外部信号１７１から
のアドレスレジスタ選択指示及びその優先度から、選択
すべきアドレスレジスタを決定し、制御信号１９１を出
力する。

第９図は、第８図におけるアドレスレジスタ制御手段の
詳細回路図である。第９図は、ＭＩＲ２とＮＡＲ選択回
路１９０の間に次タスクレジスタ（ＮＴＲ）１９４を設
けた以外は、第２図と全く同じ構成である。ここで、Ｎ
ＴＲ１９４を設けた理由は、タスクの実行順番指定を制
御用メモリ１１０の中に合わせて持つ方式では、ＭＩＲ
ＩとＭＩＲ２の内容が同時に書き替わるために、ＭＩＲ
２の内容を直接ＮＡＲ１４０へのアドレス情報として使
用すると、ＭＩＲＩの内容をＮＡＲ１４０に格納すると
きには、既に、ＭＩＲ２の内容が、今アドレスを書き込
みたいレジスタではなく、次に読みだすアドレスを格納
しているレジスタ情報へと書き替わっているという問題
を回避するためである。

次に、第１０図を用いてＮＴＲ１９４を使ったＮＡＲ１
４０へのアドレス情報の格納および読みだしについて説
明する。

まず、制御用メモリ１１０からＭＩＲＩ。

ＭＩＲ２にそれぞれ次アドレスおよび次アドレスレジス
タ指定情報が読みだされたとして、以下処理の流れを示
す。

■ＮＴＲ１９４に格納されている、前回値の次アドレス
レジスタ指定情報により示されるＮＡＲｌ　４０に、Ｍ
ＩＲＩ内のアドレス情報が格納される。

■ＭＩＲ２の内容がＮＴＲ１９４に格納され、前回値の
次アドレスレジスタ指定情報が今回値の次アドレスレジ
スタ指定情報に置き替わる。

■ＮＴＲ１９４に格納されている、今回値の次アドレス
レジスタ指定情報により示されるＮＡＲ１４０から、次
に制御用メモリ１１０から読みだされるデータのアドレ
ス情報が読みだされる。

■制御用メモリ１１０からデータが読みだされ、ＭＩＲ
Ｉ、ＭＩＲ２の内容が更新される。

以上のようにして、ＮＴＲ１９４を導入することにより
、前記問題点を回避することができる。

マイクロプロセッサのプログラム開発装置における、タ
スク実行順番を記述するためのプログラム言語に関して
は、第２の制御用メモリを設ける場合と同様であるので
以下説明を省略する。

〔発明の効果〕

以上説明したように、本発明によればタスク実行順番の
異なる応用に対して＝もタスク実行順番の指定および実
行順番の切替えをハードウェアの作り替えなしに簡単に
行うことが可能で、いくつがのタスクを時分割で並列実
行させることも容易に行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すマイクロプロセッサの
ブロック図、第２図は第１図における次アドレスレジス
タ選択手段の動作を示すための詳細回路図、第３図は従
来の複数のマイクロプログラムを並行して実行するマイ
クロプロセッサのブロック図、第４図は第１表に示した
言語を用いたプログラム例図、第５図は第４図に示した
プログラムの動きを示すタイムチャート、第６図は第４
図に示したプログラムの制御用メモリへの展開例図、第
７図は第６図におけるアドレスレジスタ選択順番選択手
段の一実施例図、第８図は本発明の他の実施例のマイク
ロプロセッサのブロック図、第９図は第８図のアドレス
レジスタ制御手段の詳細回路図、第１０図は次タスクレ
ジスタを用いたアドレス情報の格納および読みだしの説
明図、第１１図〜第１７図は本発明の概要説明図である
。 符号の説明 １１０・・・制御用メモリ １２０・・・演算制御回路 １３０・・・演算回路 １４０・・・次アドレスレジスタ群 １４５・・・アドレスレジスタ選択手段１５０・・・制
御用メモリ １６０・・・アドレスポインタ（アドレスレジスタ選択
順番選択手段） １６１．１７１，１８１・・・外部信号１７０・・・外
部信号デコーダ １９０−・次アドレスレジスタ選択手段１９４・−・次
タスクレジスタ

Claims (1)

1. 【特許請求の範囲】 １、マイクロプログラムを格納する制御用メモリと、こ
   の制御用メモリに対するアドレスを格納する複数個のア
   ドレスレジスタと、該複数個のアドレスレジスタの中の
   一つを選択するアドレスレジスタ選択手段を有し、該ア
   ドレスレジスタ選択手段は、アドレスレジスタの選択順
   番を複数個記憶する手段、および、該複数個のアドレス
   レジスタの選択順番の中から特定の一つを選択する選択
   手段を有することを特徴とするマイクロプロセッサ。 ２、上記アドレスレジスタ選択手段は、外部信号入力を
   有し、この外部信号に応答して、上記選択順番の中から
   特定の一つを選択するものであることを特徴とする請求
   項１記載のマイクロプロセッサ。 ３、上記アドレスレジスタの選択順番の中から特定の一
   つを選択する選択手段は、プログラム可能な素子構成を
   有し、上記選択順番の選択順を予め記憶しておくもので
   あることを特徴とする請求項１または請求項２記載のマ
   イクロプロセッサ。 ４、上記複数個のアドレスレジスタの各々は、それぞれ
   異なるタスク番号への対応を有することを特徴とする請
   求項１乃至請求項３の何れかに記載のマイクロプロセッ
   サ。 ５、上記アドレスレジスタ選択手段が、アドレスレジス
   タの選択順番を複数個記憶する手段からのデータによる
   か、あるいは外部からの信号値により、アドレスレジス
   タの選択を指定する手段を有することを特徴とする請求
   項１乃至請求項４の何れかに記載のマイクロプロセッサ
   。 ６、上記アドレスレジスタ選択手段が、アドレスレジス
   タの選択順番を複数個記憶する手段からのデータと、上
   記外部からの信号値とのＡＮＤ条件でアドレスレジスタ
   の選択を指定するものであることを特徴とする請求項１
   乃至請求項４の何れかに記載のマイクロプロセッサ。 ７、上記マイクロプログラムを格納する制御用メモリ、
   および、上記アドレスレジスタの選択順番を複数個記憶
   する手段のうち、少なくとも一つは書換え可能な不揮発
   性メモリを含むことを特徴とする請求項１乃至請求項６
   の何れかに記載のマイクロプロセッサ。 ８、複数個のアドレスレジスタの選択順番の指定を、プ
   ログラム言語により行うことを特徴とする請求項１乃至
   請求項７の何れかに記載のマイクロプロセッサ。 ９、複数個のタスクの実行順番の指定を、プログラム言
   語により行うことを特徴とする請求項４乃至請求項８の
   何れかに記載のマイクロプロセッサ。 １０、請求項８または請求項９記載のマイクロプロセッ
   サにおいて、プログラム言語により指定された、アドレ
   スの選択順番またはタスクの実行順番を、上記アドレス
   レジスタの選択順番を複数個記憶する手段への該選択順
   番の表示データに変換するものであることを特徴とする
   マイクロプロセッサのプログラム開発装置。 １１、上記アドレスの選択順番またはタスクの実行順番
   を指定するためのプログラム言語は、ラベル指定部、ア
   ドレスレジスタまたはタスク指定部、および分岐指定部
   により構成されることを特徴とする請求項８または請求
   項９記載のマイクロプロセッサまたは請求項１０記載の
   マイクロプロセッサのプログラム開発装置。