JPS62121543A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS62121543A JPS62121543A JP26151185A JP26151185A JPS62121543A JP S62121543 A JPS62121543 A JP S62121543A JP 26151185 A JP26151185 A JP 26151185A JP 26151185 A JP26151185 A JP 26151185A JP S62121543 A JPS62121543 A JP S62121543A
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- JP
- Japan
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- microprogram
- address
- micro
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- processing
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプログラム制御装置に関するもの
である。
である。
第４図は従来のマイクロプログラム制御装置のブロック
図であり、図において、１はマイクロプログラムを格納
するマイクロプログラムメモリ、２はマイクロプログラ
ムメモリ１の出力であるマイクロ命令を一時ラッチする
マイクロインストラクションレジスタ、３はマイクロイ
ンストラクションレジスタ２の出力によって制御される
プロセッサ、４は命令を実行するための先頭のマイクロ
アドレスを格納したマツピングＲＯＭ、５は分岐アドレ
ス６と次命令の先頭マイクロアドレス７を選択するセレ
クタ、８はプロセッサ３で得られる演算結果のステータ
ス９と他の各種条件１０を選択する条件コードセレクタ
、１１は選択された条件、１２はエラー処理など、ステ
ータスの変わらな（・うちに即処理しなければＩＬらな
いマイクロ割込み条件を示す。１３はマイクロプログラ
ムメモリ１のアドレスを選択された条件１１やマイクロ
割込み条件１２によってコントロールするアドレス・シ
ーケンサ、１９はプログラムメモリ、２０はインストラ
クションレジスタである。
図であり、図において、１はマイクロプログラムを格納
するマイクロプログラムメモリ、２はマイクロプログラ
ムメモリ１の出力であるマイクロ命令を一時ラッチする
マイクロインストラクションレジスタ、３はマイクロイ
ンストラクションレジスタ２の出力によって制御される
プロセッサ、４は命令を実行するための先頭のマイクロ
アドレスを格納したマツピングＲＯＭ、５は分岐アドレ
ス６と次命令の先頭マイクロアドレス７を選択するセレ
クタ、８はプロセッサ３で得られる演算結果のステータ
ス９と他の各種条件１０を選択する条件コードセレクタ
、１１は選択された条件、１２はエラー処理など、ステ
ータスの変わらな（・うちに即処理しなければＩＬらな
いマイクロ割込み条件を示す。１３はマイクロプログラ
ムメモリ１のアドレスを選択された条件１１やマイクロ
割込み条件１２によってコントロールするアドレス・シ
ーケンサ、１９はプログラムメモリ、２０はインストラ
クションレジスタである。
次に動作について説明する。プログラムメモリ１９から
インストラクションレジスタ２０に逐次命令がラッチさ
れ、その命令に対応する先頭マイクロアドレス７が、マ
ツピングＲ，ＯＭ４から取り出される。取り出された先
頭マイクロアドレス７はセレクタ５、アドレス・シーケ
ンサ１３を介してマイクロプログラム・メモリ１のアド
レスとして与えられる。マイクロプログラム・メモリ１
（以下μｍＲＯＭと略称する）は、その与えられたアド
レスに従って、マイクロ・インストラクション（以下、
μＩと略称する）を出力する。このμ工はマイクロ・イ
ンストラクション・レジスタ２にラッチされ、１マシン
サイクル間μＩを確定する。
インストラクションレジスタ２０に逐次命令がラッチさ
れ、その命令に対応する先頭マイクロアドレス７が、マ
ツピングＲ，ＯＭ４から取り出される。取り出された先
頭マイクロアドレス７はセレクタ５、アドレス・シーケ
ンサ１３を介してマイクロプログラム・メモリ１のアド
レスとして与えられる。マイクロプログラム・メモリ１
（以下μｍＲＯＭと略称する）は、その与えられたアド
レスに従って、マイクロ・インストラクション（以下、
μＩと略称する）を出力する。このμ工はマイクロ・イ
ンストラクション・レジスタ２にラッチされ、１マシン
サイクル間μＩを確定する。
このμ工によって、プロセッサ３は各種処理を実行し、
演算結果やつぎのマイクロ・アドレスを決めるステータ
ス９を出力する。条件コードセレクタ８は、つぎのマイ
クロ・アドレスを決めるため分岐条件として、プロセッ
サ３の出力したステータス９や他の条件１０を選択し、
アドレス・シーケンサ１３０入力条件１１を決定する。
演算結果やつぎのマイクロ・アドレスを決めるステータ
ス９を出力する。条件コードセレクタ８は、つぎのマイ
クロ・アドレスを決めるため分岐条件として、プロセッ
サ３の出力したステータス９や他の条件１０を選択し、
アドレス・シーケンサ１３０入力条件１１を決定する。
分岐アドレス６はマツピングＲＯＭ４の出カフとセレク
タ５で選択され、アドレス・シーケンサ１３に入力する
。
タ５で選択され、アドレス・シーケンサ１３に入力する
。
アドレス・シーケンサ１３では、つぎのアドレスを入力
条件１１によって分岐するかしないかを決め、マイクロ
プログラム・メモリーに対しアドレスを与える。通常の
マイクロプログラム制御方式を用いたシステムは、これ
らの処理を繰り返すことによって１つの命令を完了する
。
条件１１によって分岐するかしないかを決め、マイクロ
プログラム・メモリーに対しアドレスを与える。通常の
マイクロプログラム制御方式を用いたシステムは、これ
らの処理を繰り返すことによって１つの命令を完了する
。
以上はマイクロ・プログラム制御方式を用いた装置の通
常処理手順を示したもので、エラー処理魯 やその他速い応答が必要な処理などの非定常処理は、マ
イクロ割込み条件１２によって、マイクロ・プログラム
・メモリーのアドレスを、アドレス・シーケンサ１３か
ら出力されるアドレスと切り替え、各種非定常処理に対
応するμ■を実行する。
常処理手順を示したもので、エラー処理魯 やその他速い応答が必要な処理などの非定常処理は、マ
イクロ割込み条件１２によって、マイクロ・プログラム
・メモリーのアドレスを、アドレス・シーケンサ１３か
ら出力されるアドレスと切り替え、各種非定常処理に対
応するμ■を実行する。
このマイクロプログラム制御装置でページ切り替え機能
をもつものは、マイクロプログラムの生産効率上、同類
の処理を行うものは同一モードとしく例えばビット演算
モード、ベクトル演算モードなと）、同一ページ内に処
理手順を書き込んであり、上記のようなマイクロ割込み
条件１２が発生すると、第５図に示すようにあるページ
のエラー処理領域に分岐し、ここでエラー処理が行なわ
れる。処理終了後、再び元のページに戻り通常の従来の
マイクロプログラム制御装置は以上のように構成されて
いるので、ページ切り換えを行う装置に対してマイクロ
割込みが発生した場合、ある１つのページの各種割込み
条件に対応するアドレスに飛び、処理を行い、処理終了
後再び元のページに戻らねばならない。従って、モード
の異なる処理を実行中にエラーが発生した場合、そのエ
ラーに共通の処理と、モード特有のエラー処理を分けね
ばならず、マイクロプログラムを複雑なものにし、生産
効率を下げ、デバッグ効率を落とすという問題点があっ
た。
をもつものは、マイクロプログラムの生産効率上、同類
の処理を行うものは同一モードとしく例えばビット演算
モード、ベクトル演算モードなと）、同一ページ内に処
理手順を書き込んであり、上記のようなマイクロ割込み
条件１２が発生すると、第５図に示すようにあるページ
のエラー処理領域に分岐し、ここでエラー処理が行なわ
れる。処理終了後、再び元のページに戻り通常の従来の
マイクロプログラム制御装置は以上のように構成されて
いるので、ページ切り換えを行う装置に対してマイクロ
割込みが発生した場合、ある１つのページの各種割込み
条件に対応するアドレスに飛び、処理を行い、処理終了
後再び元のページに戻らねばならない。従って、モード
の異なる処理を実行中にエラーが発生した場合、そのエ
ラーに共通の処理と、モード特有のエラー処理を分けね
ばならず、マイクロプログラムを複雑なものにし、生産
効率を下げ、デバッグ効率を落とすという問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、各ページ実行中に生じたマイクロ割込み条件
に対しては、同一ページ内の割込み処理ルーチンに分岐
し、各モードに合った割込み処理を行なえるようにし、
割込み処理をするためのマイクロプログラムへの制約を
、モードごとのエラー処理を行えるようにしたことで少
くシ。
たもので、各ページ実行中に生じたマイクロ割込み条件
に対しては、同一ページ内の割込み処理ルーチンに分岐
し、各モードに合った割込み処理を行なえるようにし、
割込み処理をするためのマイクロプログラムへの制約を
、モードごとのエラー処理を行えるようにしたことで少
くシ。
マイクロプログラムの生産効率、デバッグ効率をあげる
ことを目的とする。
ことを目的とする。
この発明に係るマイクロプログラム制御装置は、アドレ
ス・シーケンサから出力されるページアドレスである上
位Ｍビットを格納し、マイクロ割込み条件と切り離した
ページ・アドレス・指定回路を具備し、命令実行中は勿
論エラー処理を含む非定常処理時も同一ページ内で処理
を完結するようにしたものである。
ス・シーケンサから出力されるページアドレスである上
位Ｍビットを格納し、マイクロ割込み条件と切り離した
ページ・アドレス・指定回路を具備し、命令実行中は勿
論エラー処理を含む非定常処理時も同一ページ内で処理
を完結するようにしたものである。
この発明におけるマイクロプログラム制御装置は、非定
常処理を必要とするマイクロ割込み条件と切り離された
ページ・アドレス指定回路を設けることにより、異なる
モードの処理を実行中に生じた同一のマイクロ割込みに
対し各ページ対応に最適な処理がなされ、非定常処理を
するために必要なマイクロプログラムの制約を省くこと
ができ、プログラム設計を簡単にし、デバッグの効率を
あげることができる。
常処理を必要とするマイクロ割込み条件と切り離された
ページ・アドレス指定回路を設けることにより、異なる
モードの処理を実行中に生じた同一のマイクロ割込みに
対し各ページ対応に最適な処理がなされ、非定常処理を
するために必要なマイクロプログラムの制約を省くこと
ができ、プログラム設計を簡単にし、デバッグの効率を
あげることができる。
以下、この発明の一実施例を図について説明する。第１
図において、１４は前記アドレス・シーケンサ１３から
出力されるＭビットのページ・アドレス１６を同一命令
実行中は固定しておくページ・アドレス・指定回路、１
５はマイクロプログラム・メモリ１で指定されるページ
内分岐アドレスであり、他の前記第４図と同一部分には
同一符号を付して説明を省略する。
図において、１４は前記アドレス・シーケンサ１３から
出力されるＭビットのページ・アドレス１６を同一命令
実行中は固定しておくページ・アドレス・指定回路、１
５はマイクロプログラム・メモリ１で指定されるページ
内分岐アドレスであり、他の前記第４図と同一部分には
同一符号を付して説明を省略する。
つぎに動作について説明する。通常の基本動作は前記第
４図と同じであるので、ここではその説明を省略する。
４図と同じであるので、ここではその説明を省略する。
いま、非定常処理を必要とするマイクロ割込み条件１２
が発生したとする。このとき、そのマイクロ割込み条件
に対応するマイクロ・アドレスは下位Ｎビットだけ切り
換わり、ページ・アドレスである上位Ｍビットは変化し
ない。従って、マイクロ割込み条件１２が発生した場合
にもページアドレス１６は変わらず、各ページ即ち、各
モードごとのエラー処理が個別に実行される。マイクロ
ＲＯＭのメモリマツプは第２図のようになる。
が発生したとする。このとき、そのマイクロ割込み条件
に対応するマイクロ・アドレスは下位Ｎビットだけ切り
換わり、ページ・アドレスである上位Ｍビットは変化し
ない。従って、マイクロ割込み条件１２が発生した場合
にもページアドレス１６は変わらず、各ページ即ち、各
モードごとのエラー処理が個別に実行される。マイクロ
ＲＯＭのメモリマツプは第２図のようになる。
なお、上記実施例では、マイクロ割込み条件１２に対し
、常に同一ページ内のエラー処理領域に分岐するものを
示したが、全モードに共通するエラー処理がある場合に
は、第３図に示すようにページアドレスｍ ｌ ＋ ｍ
２ビツトのうちｍ！ビットにマイクロ割込み条件１２
を入れ、ページを切り換えるようにしてもよい。
、常に同一ページ内のエラー処理領域に分岐するものを
示したが、全モードに共通するエラー処理がある場合に
は、第３図に示すようにページアドレスｍ ｌ ＋ ｍ
２ビツトのうちｍ！ビットにマイクロ割込み条件１２
を入れ、ページを切り換えるようにしてもよい。
以上のように、この発明によれば、ページ・アドレスを
マイクロ割込み条件から切り離すようにページ・アドレ
ス指定回路を設けたので、各ページ対応に非定常処理が
でき、非定常処理のために必要となるマイクロプログラ
ムの制約を省くことができ、マイクロプログラム設計お
よびデバッグの効率をあげることができる。
マイクロ割込み条件から切り離すようにページ・アドレ
ス指定回路を設けたので、各ページ対応に非定常処理が
でき、非定常処理のために必要となるマイクロプログラ
ムの制約を省くことができ、マイクロプログラム設計お
よびデバッグの効率をあげることができる。
第１図はこの発明の一実施例によるマイクロプログラム
制御装置のブロック図、第２図はそのマイクロプログラ
ム・メモリのメモリマツプ図、第３図はこの発明の他の
実施例によるマイクロプログラム制御装置のブロック図
、第４図は従来のマイクロプログラム制御装置のブロッ
ク図、第５図はそのマイクロプログラム・メモリのメモ
リマツプ図である。 １はマイクロプログラムメモリ、２はマイクロインスト
ラクションレジスタ、３はプロセッサ、４はマツピング
読出し専用メモリ、５はセレクタ、８は条件コードセレ
クタ、１３はマイクロアドレス・シーケンサ、１４はペ
ージ中アドレス指定回路、１５はページ内アドレス、１
６はページアドレス。 なお１図中、同一符号は同−又は相当部分を示す。
制御装置のブロック図、第２図はそのマイクロプログラ
ム・メモリのメモリマツプ図、第３図はこの発明の他の
実施例によるマイクロプログラム制御装置のブロック図
、第４図は従来のマイクロプログラム制御装置のブロッ
ク図、第５図はそのマイクロプログラム・メモリのメモ
リマツプ図である。 １はマイクロプログラムメモリ、２はマイクロインスト
ラクションレジスタ、３はプロセッサ、４はマツピング
読出し専用メモリ、５はセレクタ、８は条件コードセレ
クタ、１３はマイクロアドレス・シーケンサ、１４はペ
ージ中アドレス指定回路、１５はページ内アドレス、１
６はページアドレス。 なお１図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 マイクロプログラムを記憶するマイクロプ ログラムメモリと、前記マイクロプログラムメモリの出
力であるマイクロ命令をラッチするマイクロインストラ
クションレジスタと、前記マイクロインストラクション
レジスタの出力によつて制御されるプロセッサと、前記
マイクロプログラムの命令を実行するための先頭のマイ
クロアドレスを格納したマッピング読出し専用メモリと
、前記マイクロインストラクションレジスタからの分岐
アドレスと前記マッピング読出し専用メモリからの次命
令の先頭マイクロアドレスを選択するセレクタと、前記
プロセッサからのステータスと他の各種条件を選択する
条件コードセレクタと、前記マイクロプログラムメモリ
のアドレスを前記条件コードセレクタで選択された条件
あるいはマイクロ割込み条件によつて制御するマイクロ
アドレスシーケンサとを有するマイクロプログラム制御
装置において、前記マイクロアドレスシーケンサから出
力されるページアドレスである上位Ｍビットを格納し前
記マイクロ割込みと切り離したページアドレス指定回路
を備え、前記マイクロ割込み条件によつて前記ページア
ドレス指定回路を切換えることによつて、異なるページ
で発生した同一要因の前記マイクロ割込み条件に対して
も異なる処理を行うようにしたことを特徴とするマイク
ロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26151185A JPS62121543A (ja) | 1985-11-22 | 1985-11-22 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26151185A JPS62121543A (ja) | 1985-11-22 | 1985-11-22 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62121543A true JPS62121543A (ja) | 1987-06-02 |
Family
ID=17362917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26151185A Pending JPS62121543A (ja) | 1985-11-22 | 1985-11-22 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62121543A (ja) |
-
1985
- 1985-11-22 JP JP26151185A patent/JPS62121543A/ja active Pending
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