JPS62257533A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS62257533A JPS62257533A JP10091186A JP10091186A JPS62257533A JP S62257533 A JPS62257533 A JP S62257533A JP 10091186 A JP10091186 A JP 10091186A JP 10091186 A JP10091186 A JP 10091186A JP S62257533 A JPS62257533 A JP S62257533A
- Authority
- JP
- Japan
- Prior art keywords
- emulation
- data processing
- register
- operand
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はエミュレーション方式に係り、特に命令語体系
の異なるデータ処理装置のプログラムを実行できるエミ
ュレータとして好適なデータ処理装置に関するものであ
る。
の異なるデータ処理装置のプログラムを実行できるエミ
ュレータとして好適なデータ処理装置に関するものであ
る。
従来技術においては、特開昭６０−３３６３５号、特開
昭５９−２１８５５７号等の公報に記載のような、命令
の先行制御方式が考案されているが、いずれも、異なる
命令語体系のエミュレーション実行時のセットアツプに
関しては、マイクロプログラム制御によるオペランド演
算が必要であった。
昭５９−２１８５５７号等の公報に記載のような、命令
の先行制御方式が考案されているが、いずれも、異なる
命令語体系のエミュレーション実行時のセットアツプに
関しては、マイクロプログラム制御によるオペランド演
算が必要であった。
本発明は、マイクロプログラム制御のデータ処理装置に
おいて、ハード、ウェア量Ｂあまり増加させることなく
、エミュレーション時のセットアツプ動作をハード、ウ
ェアで実行可りｉ訛とし、エミュレーション処理実行速
度を同上させることを目的とする。
おいて、ハード、ウェア量Ｂあまり増加させることなく
、エミュレーション時のセットアツプ動作をハード、ウ
ェアで実行可りｉ訛とし、エミュレーション処理実行速
度を同上させることを目的とする。
−ｆｆに、マイクロプログラム制御のデータ処理装置に
おいて、オペランド部のアドレス演算？スるためには、
命令のオペコード部、オペランド部より、ペースレジス
タおよびディスプレースメントを取り出してアドレス演
算回路の入力データとし、オペランドアドレス演算を行
っている。エミュレーション実行モードにおいても上記
ハードウェア機能をそのまま用い、エミュレーション時
の異なるオペランドアドレス演算を実行する方法は、マ
イクロプログラム制御によるアドレス演算に比叙し１．
ｇＪ速化が可能である。
おいて、オペランド部のアドレス演算？スるためには、
命令のオペコード部、オペランド部より、ペースレジス
タおよびディスプレースメントを取り出してアドレス演
算回路の入力データとし、オペランドアドレス演算を行
っている。エミュレーション実行モードにおいても上記
ハードウェア機能をそのまま用い、エミュレーション時
の異なるオペランドアドレス演算を実行する方法は、マ
イクロプログラム制御によるアドレス演算に比叙し１．
ｇＪ速化が可能である。
一万・エミュレーションを実行する時には、エミュレー
ションを行うデータ処理装置を、エミュレーション専用
の装置として使用する場合と、エミュレーションするプ
ログラムと、エミュレーションをコントロールするプロ
グラム５：割込み等の発生により交互に切り侠えて実行
する場合がある。
ションを行うデータ処理装置を、エミュレーション専用
の装置として使用する場合と、エミュレーションするプ
ログラムと、エミュレーションをコントロールするプロ
グラム５：割込み等の発生により交互に切り侠えて実行
する場合がある。
後者においては、エミュレーション実行状態と非エミエ
レーシヲン実行状態とは、明確に区別されており、両状
態はデータ処理装置のオペレーティングシステム、およ
びマイクロプログラムで管理される。
レーシヲン実行状態とは、明確に区別されており、両状
態はデータ処理装置のオペレーティングシステム、およ
びマイクロプログラムで管理される。
本発明では、エミュレーション状態か否か２示す制御ビ
ットを設け、両状態に応じて・マイクロプログラムによ
って該ビットをオン、オフできる磯病、及び形ビットと
命令のオペフードをデコードする回路を設け、エミュレ
ーション時のオペランドアドレス演ＩＸを、ハードウェ
ア量を増加させることなく高速に処理するようにした。
ットを設け、両状態に応じて・マイクロプログラムによ
って該ビットをオン、オフできる磯病、及び形ビットと
命令のオペフードをデコードする回路を設け、エミュレ
ーション時のオペランドアドレス演ＩＸを、ハードウェ
ア量を増加させることなく高速に処理するようにした。
第１図は本発明の一実他例であるオペランドアドレスの
演算回路を示す図である。１１はエミュレーション実行
時か否かを示Ｔビットで、１２は記憶装置より読み出さ
れた命令がそのまま格納される命令レジスタである。１
８はエミュレーション実行時に命令のオペコード都αｆ
−格納して動作Ｔるエンコーダであり、１３は非エミュ
レーションモードの場合、動作するエンコーダである。
演算回路を示す図である。１１はエミュレーション実行
時か否かを示Ｔビットで、１２は記憶装置より読み出さ
れた命令がそのまま格納される命令レジスタである。１
８はエミュレーション実行時に命令のオペコード都αｆ
−格納して動作Ｔるエンコーダであり、１３は非エミュ
レーションモードの場合、動作するエンコーダである。
１４はオペランド部及び非エミュレーションモード用の
エンコーダ１３あるいはエミュレーションモード用のエ
ンコーダ１８より出力された情＠２人力ｆ＃報とし、ベ
ースレジスタ番号等を出力するｉｂｌ」（ａ回路である
。１５は汎用レジスタの記憶装置であり、１６はアドレ
ス演算回路である。１７は１６より出力されたオペラン
ドアドレスが格納されるオペランドアドレスレジスタで
Ｉ）る。
エンコーダ１３あるいはエミュレーションモード用のエ
ンコーダ１８より出力された情＠２人力ｆ＃報とし、ベ
ースレジスタ番号等を出力するｉｂｌ」（ａ回路である
。１５は汎用レジスタの記憶装置であり、１６はアドレ
ス演算回路である。１７は１６より出力されたオペラン
ドアドレスが格納されるオペランドアドレスレジスタで
Ｉ）る。
以下１オペランドアドレス演算のセットアツプの動作を
説明する。記憶装置より命令が読み出され、命令レジス
タ１２に格納される。命令オペコード部αが、１３．１
８の２つのエンコーダに入力され、動作モードビット１
１により遺択されたエンコーダのみが動作してたとえば
動作モードビットが′１′の場合、エミュレーションモ
ード用のエンコーダ１８カ動作し、動作モードビットか
′０′の場合非エミエレーションモード用のエンコーダ
１５が動作してその出力結果のセットアツプデータか、
制御回路１４に出力される。制御回路１４では、エンコ
ーダより出力されたセットアツプ情報と、命令オペラン
ド部すを人力し、ベースレジスタのレジスタ番号、ディ
スプレースメントなどが出力される。汎用レジスタ記憶
１５では、１ｒｌＪ御回路１４より出力されたデータＣ
により汎用レジスタ査号’ｒ−ａ択し、そ−のデータを
ペースレジスタの内容としてアドレス演算回路へ出力す
る。汎用レジスタ記憶１５より出力されたペースレジス
タの内容および制御回路１４より出力されたディスプレ
・−スメントデータをアドレス演算＠！＃！Ｓ１６に人
力して、アドレス演算を行う。アドレス演算回路１６よ
り出力されたオペランドアドレス演算クは、オペランド
アドレスレジスタ１７にセットされる。
説明する。記憶装置より命令が読み出され、命令レジス
タ１２に格納される。命令オペコード部αが、１３．１
８の２つのエンコーダに入力され、動作モードビット１
１により遺択されたエンコーダのみが動作してたとえば
動作モードビットが′１′の場合、エミュレーションモ
ード用のエンコーダ１８カ動作し、動作モードビットか
′０′の場合非エミエレーションモード用のエンコーダ
１５が動作してその出力結果のセットアツプデータか、
制御回路１４に出力される。制御回路１４では、エンコ
ーダより出力されたセットアツプ情報と、命令オペラン
ド部すを人力し、ベースレジスタのレジスタ番号、ディ
スプレースメントなどが出力される。汎用レジスタ記憶
１５では、１ｒｌＪ御回路１４より出力されたデータＣ
により汎用レジスタ査号’ｒ−ａ択し、そ−のデータを
ペースレジスタの内容としてアドレス演算回路へ出力す
る。汎用レジスタ記憶１５より出力されたペースレジス
タの内容および制御回路１４より出力されたディスプレ
・−スメントデータをアドレス演算＠！＃！Ｓ１６に人
力して、アドレス演算を行う。アドレス演算回路１６よ
り出力されたオペランドアドレス演算クは、オペランド
アドレスレジスタ１７にセットされる。
以上のようにして、動作モードビット１１を制御するこ
とで、エミュレーション状態、非エミュレーシ１ン状態
に応じたセットアツプｆ 簡単にかつ、高速にセットす
ることができる。
とで、エミュレーション状態、非エミュレーシ１ン状態
に応じたセットアツプｆ 簡単にかつ、高速にセットす
ることができる。
本発明によりは、命令語体系の異なる計算機のエミュレ
ーションを行う場合のエミュレーション、非エミエレー
シ璽ンそわぞれの動作モード時のセットアツプ前作切り
換えが動作モードビットででき、エミュレーション時の
セットアツプか、わず力）なハードウェア館【の追加で
高速に処理できる。
ーションを行う場合のエミュレーション、非エミエレー
シ璽ンそわぞれの動作モード時のセットアツプ前作切り
換えが動作モードビットででき、エミュレーション時の
セットアツプか、わず力）なハードウェア館【の追加で
高速に処理できる。
第１図は本発明の一実施例ご示すオペランドアドレス演
算のブロック図である。 １２・・・命令レジスタ １４・・・制御回路 １５・・・汎用レジスタ記憶 １６・・・アドレス演ｆｊ回路 カ ｌ 凹
算のブロック図である。 １２・・・命令レジスタ １４・・・制御回路 １５・・・汎用レジスタ記憶 １６・・・アドレス演ｆｊ回路 カ ｌ 凹
Claims (1)
- １、異なる命令語体系のデータ処理装置のエミュレーシ
ョン機能を有し、命令実行に先行して、オペランドデー
タ、演算用フラグ等の命令実行に必要な値を、ハードウ
ェアによりレジスタにセットする機能を有するマイクロ
プログラム制御のデータ処理装置において、エミュレー
ション状態か否かを示す、マイクロプログラムによりオ
ン、オフ可能な動作モードビットにより、エミュレーシ
ョンモード用エンコーダ、非エミュレーションモード用
エンコーダを切り換える手段を設け、前記レジスタにセ
ットする値を動作モードビットにより切り換えることを
特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091186A JPS62257533A (ja) | 1986-05-02 | 1986-05-02 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091186A JPS62257533A (ja) | 1986-05-02 | 1986-05-02 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62257533A true JPS62257533A (ja) | 1987-11-10 |
Family
ID=14286522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10091186A Pending JPS62257533A (ja) | 1986-05-02 | 1986-05-02 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62257533A (ja) |
-
1986
- 1986-05-02 JP JP10091186A patent/JPS62257533A/ja active Pending
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