JPS6398038A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般にデータ処理システムに関し、さらに具体
的には命令の実行をエミュレートするシステムに関する
。

Ｂ、従来技術 マイクロプロセッサ・チップを使用してメモリから受取
った命令を実行するシステムは既に知られている。この
ようなシステムではメモリとマイクロプロセッサ・チッ
プは通常プリント回路によって接続されていて、メモリ
からチップへの命令及びデータの流れ及び処理されてメ
モリへ戻されるデータの流れが容易にされている。

ディスク、キイボード及びモニタのような周辺コンピュ
ータ部品もシステムに接続され、命令のロード及び実行
の開始並びにこのような実行の結果を記憶し、モニタし
ている。

命令とデータは通常ディスクから主メモリに読込まれ、
プログラムされた順序に実行されるようになっている。

即ちメモリはマイクロプロセッサに実行さるべき命令及
び処理さるべきデータを与える。マイクロプロセッサは
プログラムされた順序の終りに達する迄、命令毎に主メ
モリ中の命令によって命令されたようにデータを処理す
る。

大型メインフレーム・コンピュータと同じ機能を遂行で
きるより小型のコンピュータを与えることがコンピュー
タ工業界全体の主な努力目標になっている。大型メイン
フレーム・コンピュータにはメモリ中の命令セットのす
べてを実行するための中央演算処理装置が与えられてい
る。より小さなコンピュータ、即ちマイクロ・コンピュ
ータは中央演算処理装置に代ってマイクロプロセッサ・
チップを使用する。しかしながら、大型メインフレーム
・コンピュータのメモリに通常見出されるすべての命令
セットを実行するマイクロプロセッサ・チップを構成す
ることは技術的に可能でなく。

経済的にも容易でない。

とは言え、メモリ中の命令セットの特定の部分だけを実
行できるマイクロプロセッサを構成することは可能であ
る。マイクロプロセッサ・チップが実行できてメモリ中
の命令の組と同一領域を占めるように、命令の特定のサ
ブセットを仮想的に増大する１つの有用な方法はメモリ
の制御メモリ部と組合して動作する協働マイクロプロセ
ッサ・チップを使用することである。

マイクロプロセッサ・チップが命令の特定のサブセット
の部分でない本体命令を実行するように指向されている
時は、マイクロプロセッサ・チップは自分自身をオフに
転じ、共働マイクロプロセッサ・チップをオンにする。

共働マイクロプロセッサ・チップは制御メモリにそれ自
身の命令を有し１本体の命令の実行をエミュレートする
。共働マイクロプロセッサ（ｃｏ−ｍｉｃｒｏｐｒｏｃ
ｅｓｓｏｒ）　　″チップ及び制御メモリは共働マイク
ロプロセッサ・チップの活動がメモリの主メモリ部中の
プログラムに透過的である（制約を受けない）ように動
作する。

たとえば、特定のサブセットの部分でない本体命令が無
効命令である時は、マイクロプロセッサはそのように認
識する。ここで共働マイクロプロセッサがマイクロプロ
セッサによってアクチベートされ、制御メモリから得ら
れるそれ自身のプログラムを実行する。制御メモリ中の
このプログラムは共働マイクロプロセッサに命令して主
メモリから本体命令を読取る０次に共働マイクロプロセ
ッサは問題の命令をそれがエミュレートする本体命令の
組と比較する。比較の結果本体命令が無効であることが
わかる０次に共働マイクロプロセッサは、無効命令に遭
遇した時本体コンピュータ上で行われるであろう動作を
エミュレートする。次に共働マイクロプロセッサは制御
をマイクロプロセッサに戻し、マイクロプロセッサは本
体命令の処理を続ける。上述のエミュレート動作は通常
、メインフレームに命令シーケンスを呼起させるが、こ
の命令シーケンスは通常、モニタ上に表示されつつある
誤りメツセージを生じる。

もし命令の特定のサブセットの１部でない命令が命令セ
ット中の有効命令である時は、この命令は共働マイクロ
プロセッサによってエミュレートされる。即ち共動マイ
クロプロセッサは上述のように、この命令を命令の組と
比較し、これを有効本体命令であると判断する。次に共
働マイクロプロセッサ・チップは主メモリから操作を加
えるべきデータを読取り、本体命令のアーキテクチャに
従ってこれを処理し、この後に操作の結果を主メモリに
書込む、再び、共働マイクロプロセッサは制御をマイク
ロプロセッサに戻し、マイクロプロセッサは次に本体命
令の処理を続ける。

この小型の共働マイクロプロセッサ・チップ・システム
はより大型の本体コンピュータのエミュレートを可能に
する点で十分である。しかしながら消費電力がより少な
く、冷却がより少なくてすみ、しかも本体コンピュータ
の命令の完全な組を実行できるさらに小型高速でより信
頼性のあるシステムを構成するという必要性により、共
働マイクロプロセッサ・システムはさらに改良が望まれ
る分野として探り上げられてきた。

共働マイクロプロセッサ・チップはコンピュータ中のプ
リント回路ボード上のスペースを取り。

電力を消費し、熱を発生するが、このすべては望ましく
ないことである。共働マイクロプロセッサ・チップが制
御メモリからの命令を実行し、主メモリからのデータに
操作を加えるという事実は、同じメモリ中に命令及びデ
ータがともに存在する状態で動作するマイクロプロセッ
サ・チップよりはるかにしばしば読取／書込みステアリ
ング・サイクルを発生しなければならないことを意味す
る。

各サイクルは短かい時間を要するだけであるが、このよ
うな協働マイクロプロセッサの動作に必要とされる多数
のこのような追加のサイクルはコンピュータ中の命令の
実行を著しく遅くする。

共働マイクロプロセッサを使用する従来のデータ処理シ
ステムでは、エミュレーションに使用する制御メモリ中
のマイクロコード命令は主メモリ中で実行される命令と
は異なる言語で書かれなくてはならなかった。改良共働
マイクロプロセッサの開発ということはしばしばかなり
の経費と努力によって新らしいマイクロコード命令を制
御メモリのエミュレーション・プログラムのために書か
れなければならないことを意味する。従って同じ言語で
書かれた主メモリ中の直接実行可能命令及び制御メモリ
中のマイクロコード命令を使用するデータ処理システム
を構成することが望まれる。

Ｃ１発明が解決しようとする問題点 本発明の目的はコンピュータの処理速度を改良すること
にある。

本発明の他の目的は、コンピュータのコストを減少する
ことにある。

本発明のさらに他の目的は、命令セットを実行するのに
コンピュータによって必要とされるマイクロプロセッサ
・チップの数を減少することにある。

本発明のさらに他の目的は、コンピュータの消費電力を
減少することにある。

本発明のさらに他の目的は、主メモリ中の直接実行可能
命令と制御メモリ中のマイクロコード命令が同じ言語で
ある、マイクロプロセッサ中で使用するためのデータ処
理システムを与えることにある。

Ｄ１問題点を解決するための手段 本発明に従う、命令の集合を実行するためのデータ処理
システムは、 （ａ）上記命令の集合の特定の部分集合を直接実行でき
るマイクロプロセッサ・チップ。

（ｂ）主メモリ部及び制御メモリ部を含み（ａ）のマイ
クロプロセッサ・チップと通信するメモリを含む。

ここで上記メモリの上記主メモリ部は上記命令セットを
含む。

ここで上記制御メモリ部は（ａ）のマイクロプロセッサ
・チップによって直接実行でき、上記命令の特定のサブ
セット中に存在しない命令の゛実行をエミュレートする
命令の制御セットを含むにこで（ａ）のマイクロプロセ
ッサ・チップは上記命令の特定のサブセット中の命令の
実行中に、上記メモリの主メモリ部のために（ａ）のマ
イクロプロセッサ・チップを動作状態に保持し、上記主
メモリ部が（ａ）のマイクロプロセッサ・チップに命令
して上記命令の特定のサブセットに存在しない命令を実
行させる時は、上記メモリの上記制御メモリ部のために
（ａ）のマイクロプロセッサ・チップを動作状態に置く
スイッチング回路を含む。

ここで上記メモリの上記制御メモリ部は又（、）のマイ
クロプロセッサ・チップが上記制御メモリ部のために動
作している時に該（、）のマイクロプロセッサ・チップ
が上記メモリの上記主メモリ部及び上記制御メモリ部の
両方をアクセスできるように上記スイッチング回路を操
作するオペランド・スペース選択命令セットを含む。

Ｅ、実施例 コンピュータ・メモリの主メモリ部のために命令の特定
のサブセットを実行できるマイクロプロセッサ・チップ
は、制御メモリ部のオペランド・スペース選択命令の新
しい集合と、チップの制御メモリ部及び主メモリ部への
アクセスを制御するマイクロプロセッサ・チップ上の新
しいスイッチ回路を加えることによって、主メモリ部に
透過的に（制約を受けないで）コンピュータ・メモリの
制御メモリ部のために動作して特定のサブセットにない
直接実行命令をエミュレートするように構成できること
が見出された。

第１図は主メモリ部３及び制御メモリ部４より成る、コ
ンピュータ・メモリ２を示す、主メモリ部３及び制御メ
モリ部４の各々はチップ１と多重入力／出力（Ｉｌｏ）
ピン５を介して個別に通信している。

スイッチング回路６はチップ１の制御メモリ４もしくは
主メモリ３のいずれかへのアクセスを制御する。本明細
書で使用する用語「アクセス」はコンピュータの分野に
精通している者にとっては容易に明らかなように読取り
及び書込み機能の方力を意味する。

制御メモリ部４は直接実行される命令の全サブセット及
びスイッチング回路６を制御する。７として概略的に示
された新しいオペランド・スペース選択命令の集合を含
むことができる。オペランド・スペース選択命令７はマ
イクロプロセッサ・チップ１の制御メモリ部４と主メモ
リ部３の両方へのデータへのアクセスを制御する。

第１図に示された本発明の実施例では、オペランド・ス
ペース選択命令７は（ｉ）制御メモリ読取り、制御メモ
リ書込みセット（設定）（ｉ）主メモリ読取り、制御メ
モリ書込みセット、（ｉｉｉ）主メモリ読取り、主メモ
リ書込みセット（汁）制御メモリ読取り、主メモリ書込
みセット及び（ｖ）主メモリ部のための実行への戻りで
ある。

本発明のデータ処理システムは波線８によって一般に表
わされたバスもしくはプリント回路によってマイクロプ
ロセッサ・チップ１もしくはメモリ２に接続される端末
装置、モニタ、ディスクもしくは並列プロセッサのよう
な他の構成装置を有する。データ処理システムの他の構
成装置の図示は本発明の理解にとって必要ではないであ
ろう。

制御メモリ４中のマイクロコード命令の言語は主メモリ
３中の直接実行される命令の言語と同じである。マイク
ロコードと直接実行される命令がともに同じ言語を有す
る事の重要な固有の利点は主メモリ中の命令を直接実行
する改良マイクロプロセッサが制御言語のマイクロコー
ド命令を書直す必要なく改良前のマイクロプロセッサと
置換できる点にある。

第２図は第１図のスイッチング回路６がオペランド・ス
ペース選択命令７に応答してマイクロプロセッサ・チッ
プ１の主メモリ部３もしくは制御メモリ部４への交互の
アクセスを判断する論理回路１０を示す。

論理回路１０はＯＲゲート、ＡＮＤゲート、ラッチ及び
最後の段の反転器より成る正の論理アレイである。ＯＲ
ゲート１１は電力オン条件（ＦＯＲ）もしくは制御メモ
リ部４からのｒ主メモリ書込みセット」命令もしくは制
御メモリ部４からの「主メモリのための実行への戻りセ
ット」　（第２図のＲＥＭＳ）命令によってラッチ１２
に正の信号を与える。

ＯＲゲート１３は制御メモリ４からの「制御メモリ書込
みセット」もしくは「主メモリのための実行への戻りセ
ット」命令によってラッチ１２に正の信号を与える。

ラッチ１２がＯＲゲート１１から正の信号を受取ると、
ラッチ１２は正の信号をＡＮＤゲート１４に送る。しか
し、ラッチ１２がＯＲゲート１３から正の信号を受取る
時は、ラッチ１２は負の信号をＡＮＤゲート１４に送る
。

ＡＮＤスイッチ１４はラッチ１２から正の４ｇ号及び書
込み機能が確立されるべき事を示す正の信号（Ｗ）及び
データ・オペランド（ＯＰＮＤ）が書込まれつつある事
を示す正の信号を受取った時にＯＲゲート１５に正の信
号を与える。

ＯＲスイッチ１６はＦＯＲ条件の時、もしくは制御メモ
リ部４からｒ主メモリ読取リセット」命令を受取るかも
しくは制御メモリ部４から「主メモリのための実行への
戻りセットＪ　　（ＲＥＭＳ）命令を受取る時に正の信
号をラッチ１７に与える。

ＯＲスイッチ１８は「制御メモリ読取リセット」命令を
受取った時もしくは制御メモリ４からのｒ主メモリのた
め実行への戻りセット」命令を受取った時に正の信号を
ラッチ１７に与える。

ラッチ１７はＯＲゲート１６からの正の信号を受取る時
に正の信号をＡＮＤゲート１９に送る。

しかしながら、ラッチ１７はＯＲゲート１８から正の信
号をＡＮＤゲート１９に負の信号を送る。

ＡＮＤスイッチ１９はラッチ１７からの正の（１号、読
取り機能が達成されるべき事を示す正の信号（Ｒ）及び
命令の読取りでなく、データ・オペランドが読取られつ
つある事を示す正の信号（ＯＰＮＤ）を受取った時に正
の信号をＯＲゲート１５に与える。

反転器２０は他のマイクロプロセッサの回路からアドレ
ス・ストローブ（ＡＳ）を受取ることによってイネーブ
ルされ、アドレス・ピン２１を正もしくは負の状態にす
る。負の状態にセットされた時はマイクロプロセッサ・
チップ１のアクセスはメモリ２の主メモリ部３になされ
る。アドレス・ピン２１が正の状態の時はマイクロプロ
セッサ・チップ１は制御メモリ４をアクセスする。

動作について説明すると、ピン２１はデータ処理システ
ムの電力がオンになる時に負の状態にセットされ、マイ
クロプロセッサ・チップ１はメモリ２の主メモリ部３の
ために動作する。電力オン状態が生ずるとＯＲゲート１
１及びＯＲゲート１６は正の信号を夫々ラッチ１２及び
１７に与える。

ラッチ１２及び１７は正の信号を夫々ＡＮＤゲート１４
及び１９に与える。ＡＮＤ１４及び１９はオペランドの
ための書込み条件もしくは読取り条件を受取る時、正の
信号がＡＮＤゲート１４もしくは１９からＯＲゲート１
５によって反転器２０に通過される１反転器２０はアド
レス・ストローブによってイネーブルされた時に、正の
信号をピン２１のための負の状態に反転する。この条件
で、マイクロプロセッサ・チップ１はすべての命令オペ
ランド・アクセスと関連して主メモリ部３をアクセスす
る。

このような条件で、マイクロプロセッサ・チップ１は主
メモリのために命令を直接実行する。しかしながらマイ
クロプロセッサ・チップ１は主メモリ部３が発生する命
令のうち特定の部分を直接実行できるだけである。上述
のように、本体コンピュータによって通常発生される命
令の全セットを直接実行できるマイクロプロセッサ・チ
ップを構成するのには経済的及び技術的困難があった。

マイクロプロセッサ・チップ１が主メモリ部３によって
命令されて、チップ１が直接実行できない命令の特定の
部分でない命令を実行する時は。

マイクロプロセッサ・チップ１はスイッチ回路１０中の
ＯＲゲート１３及び１８に「割込み動作」と呼ばれる信
号を送る。ＯＲゲート１３及び１８はともに正の信号を
ラッチ１２及び１７に送り、ラッチ１２及び１７の出力
は負の信号をＡＮＤゲート１４及び１９に与える。ＡＮ
Ｄゲート１４及び１９は、ともに負の信号をＯＲゲート
１５に送る。

ＯＲゲート１５は負の信号を反転器２０に与える。　反
転器２０はアドレス・ストローブによってイネーブルさ
れる時、正の信号をピン２１に送り、マイクロプロセッ
サ・チップ１は割込み動作が発生した時はメモリ２の制
御メモリ部４内で動作する。

マイクロプロセッサ１からの割込み動作に応答するよう
に意図されている制御メモリ４中のプログラムは、マイ
クロプロセッサに主メモリ３から命令オペランドを取出
すように指示するオペランド・スペース選択命令に加え
て、直接遂行する部分集合の命令のすべてを使用するこ
とができる。

制御メモリ４のプログラムは［主メモリ読取り、制御メ
モリ書込みセット」命令を呼出す、これによってマイク
ロプロセッサ・チップ１は直接実行できず、マイクロプ
ロセッサ・チップ１に割込み動作を発生せしめたデータ
として主メモリから命令をアクセスする。

上述のように真に無効な命令、即ち主メモリ部３中に含
まれる本体命令のセットのメンバでない命令の場合は、
制御メモリ部中のプログラムがこの命令の無効性を認識
し、新しい「制御メモリ読取り、主メモリ書込みセット
」命令を発生する。

ここで割込み動作情報は効果的に制御メモリ４がら主メ
モリ３に移動される。これによって制御メモリ・プログ
ラムは透過的に割込み動作を代行受信し、エミュレーシ
ョンが要求されていたからどうかを判断する。

スイッチング回路１０に関連する、上述の「制御メモリ
の読取りメモリ、主メモリ書込みセット」命令が発生さ
れた後の「割込み動作」の移動（適切な回数の読取り、
これに続く書込みより成る）は次のように行われる。Ｏ
Ｒゲート１８が正の信号をラッチ１７に送り、ラッチ１
７をリセットして、ラッチ１７は負の信号をＡＮＤゲー
ト１９に送る。ＡＮＤゲート１９は負の信号をＯＲゲー
ト１５に送る。読取リサイクル中には書込み線が負であ
るので、ＡＮＤゲート１４も負の信号をＯＲゲート１５
に与える。ＯＲゲート１５は負の信号を反転器２０に送
り１反転器はイネーブル用アドレス・ストローブに応答
しピン２１を正の状態にセットする。この結果マイクロ
プロセッサ１は制御メモリ部４を読取る。

制御メモリ部４から発生した移動命令の読取り部分が完
了した後、スイッチング回路１０は移動命令の書込み部
分からの書込み信号を受取る。ＯＲゲート１１は、移動
前に制御メモリ部４から「制御メモリ読取り、主メモリ
書込みセット」が発生しているので、ラッチ１２に正の
信号を送る。

ラッチ１２によって正の信号がＡＮＤゲート１４に送ら
れる。ＡＮＤゲート１４は又サイクルが書込み命令であ
り、この命令がオペランドであるので他の正の信号を受
取っている。ＡＮＤゲート１４は正の信号をＯＲゲート
１５に送る。ＯＲゲート１５は正の信号を反転器２０に
送る１反転器２０はピン２１を負の状態に置き、従って
制御メモリ部４から移動命令の１部としてマイクロプロ
セッサ１によって書込まれる情報は主メモリ部４に書込
まれる。

次に制御メモリ部４中のプログラムは新しいｒ主メモリ
のための実行への戻りセット」を発生し、マイクロプロ
セッサ・チップ１は再び主メモリ３のために動作する。

制御メモリ部４によって「主メモリのための実行への戻
りセット」命令が発生されると、ＯＲゲート１１及び１
６はともに正の信号を夫々ラッチ１２及び１７に送る。

ラッチ１２及び１７は正の信号を夫々オペランドの書込
みもしくは読取り状態にあるＡＮＤゲート１４及び１９
である。ＯＲゲート１５は次に正の信号を反転器２０に
送り、反転器２０はピン２１を条件付けて再び主メモリ
部３中に書込み及び読取りを行わせる。

他の例では、主メモリ部３が本体プログラムの実行中に
マイクロプロセッサ・チップ１にエミュレーションを必
要とする命令「代行への移動」を発生する時、マイクロ
プロセッサ・チップ１はこの命令を直接実行できないも
のとして認識する。

マイクロプロセッサは再び制御メモリ部４中のプログラ
ムを呼起す割込み動作信号を上述のように送る。再び制
御メモリ４のプログラムは又上述のようにオペランド・
スペース選択命令ｒ主メモリ読取り、制御メモリ書込み
セット」を発生し、問題になっている命令を主メモリ部
３がら制御メモリ４へ移動し、その有効性が判定できる
ようにする。

この場合、制御メモリ部４のプログラムは「代行への移
動」命令を直接マイクロプロセッサ・チップ１が実行で
きない有効な本体命令として認識する。従って制御メモ
リ・プログラムはｒ代行への移動」命令を主メモリのプ
ログラムに透明であるようにエミュレートする。換言す
れば、マイクロプロセッサ・チップ１はスイッチング回
路１゜及び新らしいオペランド・スペース選択命令のあ
るものを使用して命令の直接実行をエミュレートする。

制御メモリ部４中のエミュレーション・プログラムは情
報を主メモリ部３中の１つの場所がら他の場所へ移動で
きるように設計されている。本体命令［代行への移動」
の適切なオペランド・アドレスを構成した後、エミュレ
ーション・プログラムは再び移動命令に続いてオペラン
ド・スペース選択命令ｒ主メモリ読取り、主メモリ書込
みセット」を発生する。しかしながら今の場合は移動命
令の読取りは主メモリ部に向けられ、書込みも又主メモ
リ部に向けられる。移動命令の読取り部分に応答して、
ＯＲゲート１６は正の信号をラッチ１７に送り、ラッチ
１７は正の信号をＡＮＤゲート１９に送る。ＡＮＤゲー
ト１９はラッチ１７からの正の信号、現在が移動命令の
読取リサイクルであるための正の信号（Ｒ）及びオペラ
ンド・アクセスであるための正の信号を受取る。ＡＮＤ
ゲート１９は正の信号をＯＲゲート１５に送り、ＯＲゲ
ート１５は正の信号を反転器２０に送る０反転器２０は
アドレス・ストローブに応答して、ピン２１に負の信号
を送り、主メモリ部３の移動元アドレスからデータを読
取る。

移動命令の書込み部分に応答して、ＯＲゲート１１は新
しいｒ主メモリ読取り、主メモリ書込みセット」が既に
発生されているために正の信号をラッチ１２に送り、ラ
ッチ１２は正の信号をＡＮＤゲート１４に送る。ＡＮＤ
ゲート１４はラッチ１２からの正の信号、移動動作の書
込みサイクル部分が遂行されつつあるための正の信号（
Ｗ）及びオペランド・アクセスであるための正の信号を
受取っている。ＡＮＤゲート１４は正の信号をＯＲゲー
ト１５に送る。ＯＲゲート１５は正の信号を反転器２０
に送り、反転器２０はイネーブル用アドレス・ストロー
ブに応答して、ピン２１を負の条件に保持して、移動が
主メモリ部３中の移動先アドレスに行われるようにする
。

制御メモリ４中の制御プログラムは次に新らしいｒ主メ
モリのための実行への戻りセット」命令を発生して、マ
イクロプロセッサ・チップ１を上述のように主メモリ部
３に戻す、マイクロプロセッサ・チップ１が直接実行で
きない命令「代行への移動」は制御メモリ部４のために
動作し、制御メモリ部４中にあるオペランド・スペース
選択命令によってスイッチ回路１０を使用するマイクロ
プロセッサ・チップ１によって直接実行され、「代行へ
の移動」命令の仮想の直接実行は主メモリ部３に透明な
ように達成される。

本発明の動作のさらに他の実施例では、主メモリ部３中
のプログラム・シーケンスがマイクロプロセッサ・チッ
プ１に命令してｒ１０進除算」を実行させる。「１０進
除算」はマイクロプロセッサ・チップ１が直接実行する
命令の特定の集合中にない命令である。

上述のように、マイクロプロセッサは再び制御メモリ・
プログラムを呼起し、今回は１０進除算エミユレーシヨ
ン・ルーチンを実行する換言すると、マイクロプロセッ
サ・チップ１はスイッチング回路１０及び制御メモリ部
４中のオペランド・スペース選択命令のうちのあるもの
を使用して命令の直接実行をエミュレートする。

先ス、エミュレーション制御メモリ・プログラムが移動
命令に続きオペランド・スペース選択命令を発生して、
主メモリ部３から除数及び被除数を読取る。スイッチン
グ回路１０は新しいｒ主メモリ読取り、制御メモリ書込
みセット」命令を受取ると、ＯＲゲート１６は正の信号
をラッチ１７に送り、ラッチ１７は正の信号をＡＮＤゲ
ート１９に送る。ＡＮＤゲート１９は上記移動命令の読
取リサイクル中に読取り（Ｒ）及びオペランド（ＯＰＮ
Ｄ）線上に正の信号を受取る。従ってＯＲゲート１５は
反転器２０に正の信号を通過させ、反転器２０はイネー
ブル用アドレス・ストローブに応答してピン２１を負の
状態にセットし、従ってマイクロプロセッサ・チップ１
は主メモリ部３から除数及び被除数を読取る。

次に既に発生されているオペランド・スペース選択命令
ｒ主メモリ読取り、制御メモリ書込みセット」の新しい
組のために、ＯＲゲート１３が正の信号をラッチ１２に
送り、ラッチ１２は負の信号をＡＮＤゲート１４を生ず
る。ＡＮＤゲート１４はラッチ１２からの負の信号に加
えてこのオペランドを示す正の信号を出力する。ＡＮＤ
ゲート１４はすべて正の条件が整わなかったためにＯＲ
ゲートに負の信号を送る。ＯＲゲート１５は上記移動命
令の書込みサイクル部分中に負の信号を反転器２０に送
る６反転器２０は正の信号を発生して、除数と被除数が
制御メモリ４に書込まれる。

制御メモリ部４中のプログラムは次に新しいオペランド
・スペース選択命令「制御メモリ読取り。

制御メモリ書込みセット」を発生し・て、必要ならば除
数及び被除数を再読取り可能にし、マイクロプロセッサ
・チップ１を使用して除算を達成する。

次に制御メモリ・プログラムはオペランド・スペース選
択命令「制御メモリ読取り、主メモリ書込みセット」を
発生して、主メモリに返答を移動する。

次に制御メモリ部４中のプログラムが上述のｒ主メモリ
のための実行への戻り」命令を発生し。

マイクロプロセッサ・チップ１の動作を主メモリに戻す
、このようにして主メモリのための１０進除算命令の直
接実行は共働マイクロプロセッサ・チップを使用するこ
となく、制御メモリ部４に直接働きかけることができ、
スイッチング回路１０及びオペランド・スペース選択命
令７を使用するマイクロプロセッサ・チップ１によって
エミュレートされ、共働マイクロプロセッサ・チップが
必要とした追加のスペース、電力及び冷却の必要がなく
なる。

最後に、ピン２１は再び省略時解釈条件に戻され、マイ
クロプロセッサ１は主メモリ３のために命令を実行する
。制御メモリ・プログラムは、本体命令が無効命令即ち
エミュレーションを必要とする命令であるかどうかを判
断するのに使用され、エミュレーションはすべて唯１つ
のマイクロプロセッサを使用して主メモリ３に透過的に
制御メモリ部４中で生ずる。

コンピュータ機器技術の専門家にとっては第２図に従っ
て動作する回路等を構成するために制御メモリ部中にオ
ペランド・スペース選択命令を設ける実施方法には既に
知られている種々の方法があることは明らかであろう。

Ｆ１発明の効果 本発明に従えば、コンピュータの処理速度が改良され、
コストが減少し、マイクロプロセッサ・チップの数が減
少し、消費電力が減少する。

【図面の簡単な説明】

第１図はマイクロプロセッサとメモリの関連を示した概
略図である。第２図はスイッチング回路の論理回路の概
略図である。 １・・・・チップ、２・・・・メモリ、３・・・・主メ
モリ部、４・・・・制御メモリ部、５・・・・多重Ｉ１
０ピン、６・・・・スイッチング回路、７・・・・オペ
ランド・スペース選択命令、８・・・・バス。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (1)

1. 【特許請求の範囲】 （ａ）命令セットの特定のサブセットを直接実行できる
   マイクロプロセッサ・チップと、 （ｂ）主メモリ部及び制御メモリ部を含み、上記（ａ）
   のマイクロプロセッサ・チップと通信するメモリを含み
   、 上記メモリの上記主メモリ部が上記命令セットを含み、
   上記制御メモリ部はマイクロプロセッサ・チップによつ
   て直接実行でき、上記命令の特定のサブセット中に存在
   しない命令の実行をエミユレートする命令の制御セット
   を含み、上記（ａ）のマイクロプロセッサ・チップは上
   記命令の特定のサブセット中の命令の実行中に、上記メ
   モリの主メモリ部のために（ａ）のマイクロプロセッサ
   ・チップを動作状態に保持し、上記主メモリ部が（ａ）
   のマイクロプロセッサに命令して上記命令の特定のサブ
   セット中に存在しない命令を実行させる時は上記メモリ
   の上記制御メモリ部のために（ａ）のマイクロプロセッ
   サ・チップを動作状態に保持するスイッチング回路を含
   み、上記メモリの上記制御メモリ部は又（ａ）のマイク
   ロプロセッサ・チップが上記制御部のために動作してい
   る時に該（ａ）のマイクロプロセッサ・チップが上記の
   メモリの上記主メモリ部及び上記制御メモリ部の両方を
   アクセスできるように上記スイッチング回路を操作する
   オペランド・スペース選択命令のセットを含む、 命令セットを実行するデータ処理システム。