JPS63173130A - 計算機の命令セツトを拡張するための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、基本的な計算機により第１のクラスの非冗長
的な基本機能を実行する計算機の命令セット（機能）を
拡張する装置及び方法に関する。

Ｂ、従来技術 既存の計算機の命令セットあるいはより一般的に言えば
機能は、普通、基本的な命令の非冗長的なりラス（Ｋ１
）と、その非冗長的な機能によって完全に実現できる機
能のクラス（Ｋ２）とに分ける事ができる。

第１及び第２世代の計算機では、計算機の命令システム
は通常、布線論理回路から構成されていた。これは基本
的機能しか実行できないが、そのような機能を直接に実
行できた。この方式による欠点は、構造上の複雑さ、設
計設更に関連する問題、及び特に高い回路コストであっ
た。

計算機又はプロセッサの命令システムの改良に関する一
般的な研究は、系統的な、記憶装置に適合した、制御論
理の構造を生み出した。それはマイクロプログラミング
又はマイクロプログラム制御と呼ばれている。Ｍ、Ｖ、
Ｖｉｌｃｋｅｓは１９５１年に初めてこの技術を導入し
た。”Ｔｈｅ　ｂａｓｔ、ｗａｙ　ｔ。

ｄｅｓｉｇｎ　ａｎ　ａｕｔｏｍａｔｉｃ　ｃａｌｃｕ
ｌａｔｉｏｎ　ｍａｃｈｉｎｅ”、Ｍａｎｃｈｅｓｔｅ
ｒ　Ｕｎｉｖｅｒｓｉｔｙ　Ｃｏｍｐｕｔｅｒ　Ｉｎａ
ｕｇｕｒａｌＣｏｎｆｅｒｅｎｃｅ、　Ｍａｎｃｈｅｓ
ｔｅｒ、　Ｅｎｇｌａｎｄ、　１９５１　。

ｐａｇｅ１６及び“Ｔｈｅ　ｇｏａｌｓ　ｏｆ　１ｎｔ
ｅｒｅｓｔ　ｉｎｍｉｃｒｏｐｒｏｇｒａｍｍｉｎｇｓ
　−ａ　１ｉｔｅｒａｔｕｒａ　５ｕｒｖｅｙ”、Ｃｏ
ｍｐｕｔｉｎｇ　５ｕｒｖｅｙ、　Ｖｏｌ、　１　、Ｓ
ｅｐｔｅｍｂｅｒ　１９６９　。

ＰＰ、　１３９〜１４５を参蝋されたい。

論理的には、マイクロプログラム・ルーチンは、機械語
命令又はマクロ命令、即ちクラス１又は２の機能を実行
するためのサブルーチンである。

以前はマイクロプログラムは読取専用メモリに入れられ
、その出力はハードウェア・レベルに固定的に関係付け
られた直接的な制御機能を実行しくセット制御機能は出
力線、例えばレジスタ用のセット信号線、制御信号線等
である）、またある位置のマイクロ命令の１のビットは
そのマイクロ命令に関するその信号線が付勢される事を
示しているので、そのようなマイクロ命令の構造は、そ
の長さく約１００ビツト又はそれ以上）により水平型と
呼ばれた。

その主な欠点は、マイクロプログラム用記憶装置の利用
率の低さである。各制御信号は各マイクロ・ワード又は
制御ワード毎に必ずしも必要ではないので記憶容量の大
部分はむだであり、また符号化されていないというそれ
らの特性により対応する記憶ビットはいかなる情報も構
成しない。

マイクロ命令の他の極端な形式は垂直型である。

これは通常のマクロ命令に非常に似ている。この命令の
機能はＯＰコード中に高密度の形で含まれている。この
命令の残りは実質的にアドレス・フィールドから成る。

というのは垂直形式では、水平型とは対照的に、マイク
ロ命令は内部局所記憶装置もアドレスできるからである
。

従ってこのマイクロ命令はより複雑であり、その機能的
内容は１通常逐次的に実行されるいくつかの水平型マイ
クロ命令のそれに対応する。このより複雑な機能は、対
応する個々のステップに分割され、通常は布線制御論理
によって実行された。

マイクロ命令はこの時、単にハードウェア・シーケンス
制御を呼び出すための働きをするだけである。これはｏ
Ｐコード及び他の情報の形にデコードされ、そして要素
的なステップのシーケンスに変換される。従って、この
階層的な構造はシーケンス制御回路を多重に利用させる
。垂直形式の制御記憶はより遅い可能性がある。という
のは挿入された制御論理により、実行に長時間を要する
からである。厳密な垂直形式に伴なう欠点は、制御過程
の高い直列性であり、これはプロセッサの動作速庭に全
体的に影響を与える。

水平形成及び垂直形式の妥協点は、その形式が準水平形
式であるとみなされる、コード化された命令フィールド
を複数個含むマイクロ命令によって代表される。ＯＰコ
ード全体はその形式の各ビット群に厳密に結び付けられ
た部分機能に分割される。付加的に直接制御ビット又は
類似の機能要素が含まれていてもよい。さらに、１つの
命令が、垂直形式の場合よりも並列により多くの機能を
カバーする。これは命令の長さが再び５０ビット以上に
増加する可能性を意味している。

垂直形式と比較すると、デコーディングがより単純で且
つ高速である。

直接ハードウェア制御マシンと解釈実行的、即ちマイク
ロプログラム制御式のマシンとの間の組み合せがＩＢＭ
　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌ
ｌｅｔｉｎ。

Ｖｏｌ、　１４、Ｎａ　１、Ｊｕｎｅ１９７１、ｐａｇ
ｅ２９８に記載されている。ハードウェア景を大幅に増
加させる事なくヤイクロプログラム制御式の計算機の処
理速度を増大させるために、マイクロ命令及びマクロ命
令の両者に同じ命令形式を採用した。この事により、単
純な機能（クラス１の要素）例えば「レジスタにロード
」、「レジスタ内容を主記憶にスＩ−ア」等を実行する
単純なマクロ命令が直接的に実行できるように命令制御
装置を設計する事が可能となった。しかし例えば浮動小
数点又は１０進数の算術演算に関するより複雑なマクロ
命令（クラス２の要素）は解釈実行的に、（同じく直接
的に実行可能な）マイクロ命令によって、同じハードウ
ェアを用いて実行される。しかし、直接実行可能なマイ
クロ命令は、ユーザー・プログラム中に直接現われる事
もある上述の直接実行可能な単純なマクロ命令である。

従ってユーザー・プログラムは単純なマクロ命令と複雑
なマクロ命令のシーケンスより構成される。命令が実行
される時、ＯＰコードをテストする事によって、ＲＡ在
の命令が直接実行可能なものか又は解釈実行されるべき
かが決定される。このテストは、マイクロモード又はマ
クロモードのいずれかへモード・スイッチをセットする
。複雑なマクロ命公の場合、制御記憶及び命令シーケン
サを有する通常のマイクロ制御回路である解釈実行ユニ
ットへの分岐が行なわれる。全てのマクロ命令は命令実
行ハードウェアによって実行されるので、単純なマクロ
命令と同様に複雑なマクロ命令も解釈実行ユニットから
命令実行ユニットへ転送される。

Ｃ０発明が解決しようとする問題点 そのような構成の主な欠点は、プロセス・アーキテクチ
ャ及び命令セットの自由且つ柔軟な設計が制限される事
である。というのは単純なマクロ命令が複雑なマクロ命
令に適合する事及びその逆の事に過大な注意を払わなけ
ればならないからである。さらに、特定の計算機又はデ
ータ処理システムのために多くの時間と費用をかけて書
かれたマイクロプログラムを１例えば異なった技術を用
いて構成され且つこれまで使われなかった機能を有する
新しい計算機又はデータ処理システムに移す事が不可能
である。

これは特に経済的な観点からは決定的な欠点である。

従って本発明の目的は、上述のクラス１　（Ｋｌ）の機
能を実行できる計算機の機能レパートリ−を、ハードウ
ェア及び既存のマイクロプログラムを修正する事なく、
上記クラスに属さない機能に任意に拡張できる手段を提
供する事である。

Ｄ０問題点を解決するための手段 本発明によれば、特別の動作モードで計算機により実行
されるにもかかわらず構文的及びほぼ意味論的にもクラ
ス１の一部分を形成する命令系列のみから成るプログラ
ムによる機能拡張が可能である。その理由により、それ
らはプログラム技術の観点からは標準的な計算機プログ
ラムとして取り扱う事ができる。

本発明によれば、既存の計算機アーキテクチャは次のよ
うにして実現できる。

１、その機能の総体を、前述のようにクラス１（Ｋ１）
の機能、及び非冗長的な機能によって完全に実現可能な
機能のクラス（Ｋ２）、及び非冗長的な機能のクラスに
よって部分的には実現できるが完全には実現できない機
能（とりわけ複雑な機能）のクラス（Ｋ３）に分割する
６２、専らクラス１の機能を実行する事ができ、付加的
に本発明において述べた装置を含む計算機を実現する。

３、クラス２及び３の機能を実現するプログラムを書く
。

計算機アーキテクチャを実現する従来の方法と比較する
と、上述の方法は下記の利点を提供する。

１、クラス１の機能のみを実現する計算機のハードウェ
ア（必要なマイクロプログラムを含む）はコストが低く
且つ単純、迅速に開発でき、そしてアーキテクチャ全体
を実現する計算機よりもエラーが残る危険性が低い。

２、機能クラス２及び３を実現するプログラムを開発す
るために、通常の計算機プログラムを開発するために利
用可能な全ての方法及び手段を使う事ができる。という
のは両者のプログラムの型は、使われる命令セットに関
して等価だからである。

特に、プログラムは既知の高水準言語で書き、既存のコ
ンパイラによって処理する事ができる。

経験によれば１機能的に等価なマイクロプログラムにお
けるよりもエラーが少ない事が示されている。

３、上述の利点は、本発明に従って計算機アーキテクチ
ャを最初に実現する時から得られる。

しかし、そのアーキテクチャを繰り返して実現する時に
もそれは有用である。というのは新しい技術は機能クラ
ス１を実行する計算機を実現する事に専ら限られるが、
クラス２及び３の機能を実現するためのプログラムが、
既に初期の全体的アーキテクチャの実現のために提供さ
れており、これを新しい計算機に変更なしに使用できる
からである。

クラス１の機能のみを実行できる計算機（基本計算機）
に備え付けられる付加的な装置は下記の機構を有する。

１、クラス２及び３の機能を実現するために役立つプロ
グラムを実行している時に計算機が切り換わる基本計算
機モード。このモードは「内部モードＪ（Ｉ　Ｍ）と呼
ばれる。これは、「外部モードＪ（ＥＭ）と呼ばれる標
準的な動作モードに付加して存在している。従って計算
機は外部モード又は内部モードのいずれかで動作する。

２、特別な条件の下で計算機を外部モードから内部モー
ドに切り換え、内部モードにおいて特別な命令（ＬＩＭ
）を実行する事により計算機を外部モードに戻すスイッ
チング機構（ＭＣＨ−ＳＷ）。

３、外部モードにおいてプログラムが第１の資源（ＰＤ
ｅ）にアクセスするのを制御し、且つ内部モードにおい
てのみ、実現すべき全体的アーキテクチャにおいて定義
されない新しい資源（ＰＤｉ、Ｃ８１６〜３１）を包含
する事を可能にするアクセス機構（ＡＣ）、新しい資源
の包含とは、内部モードにおいてそれらの資源の状態に
ついて質関し且つそれを変更する事を可能にする付加的
な命令が利用可能な事を意味する。

それらの資源の状態の変更は、状態が変更された時に計
算機が外部モードでなければ基本計算機を内部モードに
切り換える効果を有する事ができる。

基本計算機の内部モードＩＭは従来の動作モード即ち外
部モードＥＭに加えて存在する。基本計算機は外部モー
ド又は内部モードのいずれかで動作する。

Ｅ、実施例 第１図は外部モード（Ｅ　Ｍ）において基本計算機（Ｂ
　Ｒ）がクラス１　（Ｋｌ）の機能だけしか実行できな
い事を示している。内部モードＩＭでは、それはに１に
加えてクラスＫｌ’の機能を実行できる。それらは本発
明によってカバーされる装置により実現される。命令と
して利用可能なＫｌ’の全ての機能は下記の表１にリス
トされている。

従って内部モードで進行するプログラムはクラスに１及
びＫｌ’の機能を使用できる。それらのプログラムＰ及
びデータＤは全体的アーキテクチャの機能クラス２及び
３（Ｋ２及びに３）を実現するために専ら役立つ。

Ｋ２を実現するためのプログラムはに１の命令しか使わ
ない、に３を実現するためのプログラムはに１及びＫｌ
’の命令を使う。

従って、全体的アーキテクチャのクラスに２及びに３の
機能が実行される時に基本計算機は常に内部モードで動
作する。

モードの変更（ＭＣＨ）が第１図に示されている。それ
は２つの相補的なプロセスをカバーする。

−外部モードから内部モードへの基本計算機の切り換え
ＭＣＨ（Ｅ→工） 一内部モードから外部モードへの基本計算機の切り換え
ＭＣＨ（Ｉ→Ｅ） 外部モードから内部モードヘ： 基本計算機は、それが外部モードであり且つ事象ベクト
ルＥＶに事象が示される時に、外部モードから内部モー
ドに切り換わる。事象ベクトルの機能はアクセス機構Ａ
Ｃに関連して説明する。

切り換えプロセスＭＣＨ（Ｅ→工）は次のように行なわ
れる。

１、外部モードで現在実行中の機能は終了させられる。

２、外部モードで現在活性なプログラムをさらに実行す
るために必要な計算機のステータス・ベクトルＺｅは計
算機内に記憶される。

３、内部モードでのプログラムの実行を活性化するため
の標準化されたステータス・ベクトルＺｉが計算機にロ
ードされる。

４、アクセス機構ＡＣ中のアクセス・ブロッカ−ＩＭＡ
がスイッチ・オフされる。

５、計算機が、現在ロードされたステータス・ベクトル
Ｚｉを活性化する。

内部モードから外部モードヘ： 基本針９機は、内部モードであり且っｒ内部モード離脱
」命令ＬＩＭを実行する時に、内部モードから外部モー
ドへ切り換わる（ＭＣＨ（Ｉ→Ｅ））。

この命令はクラスに１′　（表１参照）に属し１次のよ
うに処理される。

１、外部モードから内部モードへの最後のスイッチング
の時に内部的に記憶されたステータス・ベクトルＺｅが
新たに計算機にロードされる。

このステータス・ベクトルは、現在終了したプログラム
により内部モードにおいて変更してもよい。

２、アクセス機構ＡＣ中のアクセス・ブロッカ−ＩＭＡ
が再びスイッチ・オンされる。

３、計算機が、現在ロードされたステータス・ベクトル
Ｚｅを活性化する。

計算機のプログラム及びデータは実行時に計算機の主記
憶装置にロードされていなければならない、この一般原
則は、外部モード、即ち通常の動作モードで実行される
プログラム及びデータに第１に当てはまる。内部及び外
部モードにおいて基本計算機は命令の解釈実行に関して
同様にプログラム及びデータを処理するので、内部モー
ドで実行されるプログラムＰ及びデータＤも主記憶装置
にロードされなければならない。

第２図は主記憶ＭＳの区分を表している。物理的に存在
する記憶域ＰＨ８Ｔの一部には、内部モードで実行され
るプログラム及びデータ（ＰＤｉ）が導入される。残り
は外部モードにおけるプログラム及びデータ（ＰＤｅ）
に利用可能である。

領域ＰＤｉ及び制御ベクトルＣ８１６〜３１は全体的ア
ーキテクチャＧＡの実現に寄与し、論理的にはそれらは
計算機の一体的な部品と考えるべきである。従って、外
部モードで実行されるプログラムに関して、ＰＤｉが存
在しないという印象が生じなければならない、これは、
内部モードのプログラムに関してアクセス領域をＡＰｉ
に制限し且つ外部モードのプログラムに関してアクセス
領域をＡ　Ｐ　ｅに制限するアクセス・プロツカーエＭ
Ａによって達成される。

一方、機能クラスに２及びに３の実現において、内部モ
ードのプログラムはＰＤｉ及びＰＤｅ、即ち物理的に存
在する主記憶装置の全体にアクセスしなければならない
。

活性化された時、アクセス・ブロッカ−ＩＭＡは、基本
計算機からのＰＤｉ領域への全てのアクセスを阻止する
。従ってこの場合、基本計算機は、あたかも物理的に存
在する主記憶装置の外側の位置をアクセスするかのよう
に動作する。内部モードから外部モードへのモード変化
ＭＣＨ（ＩＣＥ）及び外部モードから内部モードへのモ
ード変化ＭＣＨ（Ｅ→工）の時に装置が活性化される。

下記のアクセス機構ＡＣは、実現すべき全体的なアーキ
テクチャにおいて定義されていない新しい資源にアクセ
スする事を可能にする。アクセスは内部モードでしか可
能でない、この装置の付加的な効果は、新しい資源のス
テータス変化の時に計算機が外部モードであれば基本計
算機が内部モードに切り換えられる事である。

この装置の本質的な要素は制御ベクトルＣ８の概念であ
る。制御ベクトルは線型アドレス空間である。この実施
例では、それは０と３１の間の整数（特徴数）によって
識別される。第３図はその一般的な構造を示している。

これは鼓大３２個の事象ビットＥＢを受は取るための３
２ビツトのワードを最小限１個（ワードＯ）有する。係
属中の事象、又は外部資源を記述するために必要な情報
（データ、アドレス、ＯＰコード等）の数に依存して、
ｎワードまでのワードを含む事が可能である。

表１は制御ベクトルにアクセスするための全ての必要な
命令を示している。

一命令「制御空間読取Ｊ　ＲＣ８は、制御ベクトルＣ８
の任意の位置を読み出す事を可能にする。

一命令「制御空間ＡＮＤＪ　ＡＣ３、［制御空間排他的
ＯＲＪ　ＸＣ８、［制御空間ＯＲ１○ＣＳ、及び「制御
空間書込ＪＷＣ３は、その名称の意味する通りに、制御
ベクトルの任意の位置を変更する事を可能にする。

全体的アーキテクチャＯＡにおいて定義されていない新
しい資源が、基本計算機ＢＲの外部又はその構成部品と
して存在し得る。そのような部品は制御ベクトルの特別
な位置に示されている。その状態は上述の命令を用いて
変更しテストする事ができる。

この実施例では、最大限３２の制御ベクトルが存在し得
る。第４図はその概略を示す。４つの制御ベクトルが装
置の構成部品として定義されている。

一事象ベクトル　ＥＶ −アーキテクチャ・ベクトル　ＡＶ −クロツク・ベクトル　Ｚｖ −プログラマブル事象ベクトル　Ｐｖ 特定の全体的アーキテクチャＯＡに関して基本計算機の
機能クラスに１が決定されると、機能クラスに３の実現
には、特別な付加的制御ベクトルｚＳ　Ｖｉ、例えば入
出カニニットを基本計算機及びその主記憶に接続するた
めのアダプタのイメージを含む制御ベクトルを定義する
必要が生じる事がある。この制御ベクトルを用いると、
全体的アーキテクチャの機能クラスに３の入出力命令が
実現できる。

事象は制御ベクトルの個々の位置の内容を変更できる。

制御ベクトルは、ワード０中の１つ又は複数のビットが
１の値を持てば、「事象係属中」を有する（第３図参照
）。ワードＯの特定のビット位置の１によって識別され
る係属中の事象は、そのビットを値０にリセットする事
によって「非係属中」にされる。

以下、装置の構成部品である４つの制御ベクトルについ
て説明する。

事象ベクトルＥＶは参照番号Ｏを有する。その構造は第
５図に示される。これは係属中の事象に対して迅速な検
出と反応を可能にする。

ＥＶは３２ビツト（１ワード）長である。左側の半ワー
ド（１６ビツト）は装置の一部である制御ベクトルのた
めに予約されている。右側の半ワード（１６ビツト）は
全体的アーキテクチャＧＡを提供するためにＫｌ’　を
実現するのに必要な付加的な制御ベクトルのために予約
されている。各ビットは正確に１つの制御ベクトルを識
別する。

常に各ビットの値は、関連する制御ベクトルのワードＯ
のビットＯ〜３１の論理和である。この定義は下記の事
を意味する。

−−制御ベクトルのワード０の中の任意のビットのセッ
ト及びリセット動作が、全ビット０〜３１の論理和によ
り、関連するＥＶビットに即座に自動的に反映される。

−表１の適当な命令によるＥＶビットのセット及びリセ
ット動作は効果を持たない。

第５図はＥＶビットと制御ベクトルとの正確な対応関係
を表わしている。

アーキテクチャ・ベクトルＡＶは参照番号１を有する。

実現すべき具体的な計算機アーキテクチャはその使用形
態に依存して異なる事があり、その構造の仕様の詳細は
ここでは示さない。しかし下記の構成部品は常に含まれ
ていなければならない。

１、基本計算機がクラスに２及びに３の命令をデコード
するが実行はしない事を示す事象ビットＥＢ。この場合
、ＡＶはデコードされた命令及びその既にデコードされ
た部分（命令の型及びオペランド）を示すものを含む。

２、事象が係属中である事を示す１つ又は複数の事象ビ
ット、これは内部モードにおけるそれ以上の解析に続い
て外部モードで特別なプログラム割込みを生じさせる事
がある。

一般に、内部モードにおけるＡＶは、クラスに２及びに
３の機能を実現するために必要な全体的アーキテクチャ
の要素に対するインタフェースである。クロック・ベク
トルＺｖは参照番号２を有する。その構造は第６図に示
されている。

Ｚｖは、内部モードにおけるプログラムの時間制御のた
め、及び外部資源の時間モニタのために使用される。

ｚｖは２個のカウンタ、即ち時間間隔カウンタＩＴ及び
時間カウンタＣＴを含んでいる０両者のカウンタはワー
ド３のビットＯの制御の下で変化する。もしこのビット
が値１を持てば、カウンタはクロック（例えば３．３ミ
リ秒）により変更される。もしそうでなければ、カウン
タは変更されない、ＩＴは減計数され、ＣＴは増計数さ
れる。

ＩＴが値Ｏを通過し且つワード３のビット１が値１を持
つならば、Ｚｖは係属中の事象を有する。

ＩＴと対照的に、カウンタＣＴは専らカウンタであり、
Ｚｖの事象を示す事ができない。

プログラマブル事象ベクトルＰｖは参照番号３を有する
。これは表１の制御ベクトルに関する命令を用いてプロ
グラム毎に事象を生成する事を可能にする。それは内部
モードにおいてプログラムのフローを制御するのに役立
つ。

Ｐｖは例えば３２ビツト長の１ワードである。

ワードＯ中の各ビットは事象ビットであり得るので、そ
れらのビットを値１にセットする事によって３２までの
違った事象が生成できる６個々のビットの重要度は事前
に決定できる。

本発明の詳細な説明する例として、Ｋ２又はに３の命令
の実行を説明する（第７図参照）。

このプロセスは次のように行なわれる。

１、基本計算機ＢＲは外部モードＥＭで動作し。

主記憶装置ＭＳの領域ＰＤｅから命令ＩＮＳを読み出す
。

２、デコーダＤＥＣＩによりハードウェア・マイクロコ
ード・インタフェースＷ／ＭＣ−ＩＦで命令をデコード
する。

３、に２又はに３の命令がそのレパートリ−に含まれな
いので命令（Ｋ１）を実行できない事を理解する。

４、ＡＶ中の命令ＩＮＳの主記憶アドレス、命令の型Ｏ
Ｐ、及びオペランドＯＰＤを記憶し゛、「無効命令」の
事象を示す事象ビットＥＢを値１にセットする。

５、その結果、ＥＶ中でビット１が値１にセットされ、
事象を表示する。

６、その結果、計算機は、ＭＣＨ−８Ｗにより、外部モ
ードＥＭから内部モードＩＭへのモード変更ＭＣＨ（Ｅ
→工）を実行する。

−アクセス・ブロッカ−ＩＭＡが非活性化される。その
結果、その後のプログラムは資源ＰＤｉ及びＰＤｅにア
クセスできる。

−プログラムＺｅのステータス・ベクトルが計算機によ
り内部的に記憶される。

−ステータス・ベクトルＺｉが活性化される。

それは各々、現在実行されている事象をデコードする（
デコーダ２／３）ための機構又は一般プログラムを識別
する。

７、内部ＣＰＵインタフェースＩ／ＣＰＵ−Ｉ　Ｆ中の
デコーダＤＥＣ２／３はＥＶを読み出し、ＡＶが事象を
含む事を理解する。

８、ＡＶワードＯにより、命令が実行できない事を理解
する。ＡＶから命令の型を読み出す事により１元の命令
を実行するために機構又はプログラムＥＸＥＣＫ２／３
を識別し活性化する事ができる。

９、この機構はＡＶのワードＯ中の事象ビット「無効命
令」を値０にセットする。従って計算機はＥＶ中のビッ
ト１を自動的にゼロにセットし、事象はもはや非係属に
なる。

１０、元の命令がクラスに２のものであれば、実行機構
の即ち実行プログラムの全ての命令はクラスに１のもの
である。もし元の命令がクラスに３のものであれば、実
行機構即ち実行プログラムはに１の命令以外にＫｌ’の
命令も含む、従って、その目的のために必要な機構がＥ
ＸＥＣＫ２７３において付加的に設けられていなければ
、ＥＸＥＣＫｌへの依頼が生じる。

１１、最後の命令として、プログラムは「内部モード離
脱（ＬＩＭ）Ｊ命令を実行する。

１２、その結果、計算機は内部モードＩＭから外部モー
ドＥＭへのモード変更ＭＣＨ（Ｉ→Ｅ）を実行する。

−ＰＤｅへの計算機の全てのアクセスを制限するアクセ
ス・ブロッカ−が再活性化される。

一内部的に記憶されたステータス・ベクトルＺｅが再ロ
ードされる。

１３、このようにしてに２又はに３の命令は実行に成功
し、外部モードで割り込みを受けたプログラムが続行さ
れる。

例えば命令がクラスに２でもに３でもない事によりデコ
ーダＤＥＣ２／３が命令ＩＮＳをデコードできない場合
、割込みＩＲＲＰＴが有効になる。

これはエラー・ルーチンＦを実行するために計算機を外
部モードＥＭに切り換える。

主記憶ＭＳに関するアドレスはアクセス機構ＡＣによっ
て与えられ、これはまた他の制御信号、例えばデータ・
フローＤＦを切り換えるための制御信号ＤＦ−ＣＨも供
給する。

主記憶との通信は、命令のＯＰコードＯＰ及びオペラン
ドＯＰＤを与える入出力レジスタｌ１Ｏ−ＲＥＧにより
一層効果的になる。データの流れの方向、即ち主記憶か
らレジスタへか又はレジスタから主記憶へかは、上述の
データ・フロー制御信号ＤＦ−ＣＨによって決定される
。

ハードウェア・マイクロコード・インタフェースＨＷ／
ＭＣ−ＩＦと内部ＣＰＵインタフェースＩ／ＣＰＵ−Ｉ
　Ｆとの間に配置されたモード・スイッチＭＣＨ−８Ｗ
は、モード・ステータス信号ＥＭ又はＩＭ及びモード変
更信号ＭＣＨ（Ｅ→Ｉ）又はＭＣＨ（Ｉ−＋Ｅ）を生成
する外部／内部／外部スイッチＭ−８Ｗ並びに外部／内
部弁別装置Ｅ／Ｉ−ＤＩＳ及び内部／外部弁別装置１１
／Ｅ−ＤＩＳを含んでいる。ステータス変更の方向（例
えば外部から内部へ）は括弧内に（Ｅ→工）又は（工→
Ｅ）のように与えられる。

オペランド・アドレス０ＰＤ−ＡＤＲ及びオペランドＯ
ＰＤ自体の処理は、普通に、命令実行機構ＥＸＥＣ（Ｋ
ｌ　−３）の目的である。これはオペランド・アドレス
を生成し、それを主記憶ＭＳのアクセス機構に与え、処
理のために読み出したオペランドを取得する。外部から
内部へのモード又はステータスの変化を判定するための
弁別装置Ｅ／Ｉ−ＤＩＳの原理が第８図に示されている
。

クラスに１に属さない命令のｏＰコードＯＰは、論理回
路ＬＯＧ−１を経由して弁別装置中のデコーダ２／３に
与えられる。論理回路ＬＯＧ−１は上述の伝送経路上に
ＯＰコードが得られる毎に出力信号０Ｐ−ＡＶを供給す
る。この型の命令は内部モードでのみ処理できるので、
計算機が外部モードの時はモード変更が行なわれなけれ
ばならない、この目的に必要な制御信号はゲートＧ１に
得られる。これは信号０Ｐ−ＡＶ、外部モードに関する
ステータス信号ＥＭ、及びクロック信号ＣＬを論理積に
従って結合し、一致した場合に外部から内部へのモード
変更を表ルす出力信号ＭＣＨ（Ｅ→工）を発生する。こ
の信号はモード切り換えスイッチＭ−３Ｗに転送され、
そこで内部状態の実際の設定を開始する。先行する命令
の実行時に計算機が既に内部モードであれば、そのよう
なステータス変更は存在し得ない。その場合、制御信号
の１つ、即ちＥＭがゲートＧ１に欠けている。

内部モードＩＭから外部モードＥＭへのモード変更を判
断するための弁別装置Ｉ／Ｅ−ＤＩＳの基本動作が第９
図に示されている。命令実行装置ＥＸＦＣＫ２／に３に
おける命令の実行に引き続いて、後続命令のアドレス０
Ｐ−ＡＤＨが７ドレツシング装［ＡＤＲに転送される。

この転送はＩ／Ｅ弁別装置を介して行なわれる。この弁
別装置中の論理回路ＬＯＧ−２は、ＯＰコードＯＰのア
ドレスである命令アドレスを識別し、終了したなかりの
命令の実行完了を示す制御信号ＥＸＥＣＫ２／３　　Ｃ
ＯＭＰＬを発生する。この信号はゲートＧ２の３つの制
御信号の１つである。このゲートはＡＮＤ機能に従って
それらの信号を結合する。他の信号は、クロック信％Ｃ
Ｌ及びプログラムの最後の命令であるＬＩＭ命令により
゛発生し内部モードからの脱出を指示する信号ＬＩＭで
ある。

従ってゲートＧ２は、モード変更スイッチＭ−８Ｗに与
えられるモード変更信号ＭＣＨ（Ｉ→Ｅ）を発生する。

スイッチＭ−８Ｗは内部モードＩＭから外部モードＥＭ
へのモード即ちステータスの変更を行なう。

実際のモード変更ＭＣＨは第１０図に詳細に表されてい
るモード・スイッチＭ−８Ｗによって制御される。モー
ド・スイッチＭ−８Ｗは、モード変更信号ＭＣＨ（Ｉ→
Ｅ）によってセットされるフリップフロップＦＦより成
る。これは外部モードを特徴付ける出力信号ＥＭを発生
し、それをＥ／工弁別装置Ｅ／Ｉ−ＤＩＳに転送する。

フリップフロップＦＦは、Ｅ／Ｉ弁別装置から送られる
モード変更信号ＭＣＨ（Ｅ→工）によりセットされる。

Ｉ／Ｅ弁別装置により送られるセット信号（Ｓ）はリセ
ット信号（Ｒ）と同様にアクセス機構ＡＣに転送され、
そこで実際の切り換えプロセスが開始される。

第１１図のアクセス機構ＡＣ（書込み及び読取りのプロ
セスに関して主記憶ＭＳをアドレシングする）は古典的
なアドレス・レジスタＡＤＨ−ＲＥＧ及びアクセス・ブ
ロッカ−ＩＭＡから構成される。後者は計算機が外部モ
ードＥＭにあって且つ同時にしきい値８以上のアドレス
が存在する時に活性化される。このしきい値Ｂは、安全
余裕を除外して、専らクラスに１の命令によりアクセス
できるプログラム及びデータＰＤｅに関する記憶域の最
後の記憶装置である。それは一般に第１の資源と呼ぶも
のを構成する。

クラスに２及びに３　（Ｋｌ’　）に属する命令の処理
のために、付加的な第２の資源ＰＤｉ、Ｃ８１６〜３１
が利用可能でなければならない、これはこの場合、主記
憶ＭＳ中のプログラム及びデータＰＤｉに関する記憶域
がアクセス可能でなければならない事を意味する。その
目的のために、アクセス・ブロッカ−ＩＭＡが非活性化
されなければならない。

アクセス・ブロッカ−は、アドレス・レジスタＡＤＨ−
ＲＥＧ中のアドレスとしきい値（しきいアドレス）Ｂと
を比較する比較器ＣＯＭＰを有する。しきい値Ｂはレジ
スタＢ−ＲＥＧ又は主記憶の記憶域から得る事ができる
。比較器はＡ＞Ｂであれば、出力信号を発生する。比較
器の出力信号は２人力のＡＮＤ回路＆に加えられる。Ａ
ＮＤ回路の値入力は外部モードの存在を示す信号ＥＭで
ある。ＡＮＤ回路の出力はインバータエを介してゲート
Ｇ３に印加される。ゲートＧ３の値入力にはアドレス・
レジスタからのアドレスＡが印加される。入力に先行す
るインバータにより、ＡＮＤ回路＆の一致条件の逆が満
足される毎に記憶装置に印加アドレスが転送される０反
転された一致条件は信号ＥＭが加えられない、即ち計算
機が内部モードＩＭにあるか又はしきい値Ｂよりも小さ
なアドレスＡが加えられるか又はそれらの条件が両方成
立する時に満足される。

下記の真理値表はアクセス・ブロッカ−ＩＭＡを活性化
又は非活性化する条件を与える。

ここではデータ・フローＤＦは、プログラム・ステータ
ス・ワードＰＳＷを含むプログラム・ステータス・ワー
ド・レジスタＰＳＷ−ＲＥＧと主記憶装置の入出力レジ
スタｌ１Ｏ−ＲＥＧとの間の接続である。このプログラ
ム・ステータス・ワードはプログラムの実際の処理のス
テータスについての全ての重要なデータを含んでいて、
プログラムが他のプログラムを優先させるために中断さ
れなければならない場合、中断の箇所から処理を行なう
事ができる。これは中断されたプログラムのプログラム
・ステータス・ワードを特別なレジスタ又は特別な記憶
位置に保管し、それから処理すべきプログラムのプログ
ラム・ステータス・ワードをその記憶位置からプログラ
ム・ステータス・ワード・レジスタにロードする事によ
って行なわれる。データ・フロー装置の切り換えは、ゲ
ートＧ６及びＧ７に加えられるデータ・フロー変更信号
ＤＦ−ＣＨによって行なわれる。遅延素子Δｔより成り
、各々モード変更信号を印加される（１つはモード変更
信号ＭＣＨ（ＩＣＥ）、他はモード変更信号ＭＣＨ（Ｅ
→工））２本の遅延線が、その各タブに制御信号ＤＦ−
ＯＨ並びにゲートＧ４及びＧ５用の制御信号を発生する
。これらのゲートは領域ＰＤｉの特定の記憶位置の内容
をアドレスとしてアドレス・レジスタＡＤＨ−ＲＥＧに
転送する。それらの特定の記憶位置は、外部モードにお
けるプログラムの再始動時の情報ＲＯ−ＰＳＷ、及び内
部モードにおけるプログラムの始動時のＲＮ−ＰＳＷで
ある。ＲＯ−ＰＳＷはＺｅ、ＺｉのＲＮ−ＰＳＷのサブ
セットである。

従って第１１図のアクセス回路の重要な要素は、異なっ
たクラスに属する命令の処理中にアクセスを、対応する
第１の資源ＰＤｅ及び付加的に第２の資源ＰＤｉに制御
するアクセス・ブロッカ−ＩＭＡである。

Ｆ１発明の効果 本発明を用いれば、計算機の設計を容易に行なう事がで
きる。

【図面の簡単な説明】

第１図は計算機構造の概略図、 第２図は主記憶装置の区画を示す図、 第３図は制御ベクトルの一般的構造を示す図、第４図は
実際Φ制御ベクトルの図、 第５図は事象ベクトルＥＶの図、 第６図はクロック拳ベクトルＺｖの図。 第７図は切り換え機構の図、 第８図は外部／内部弁別装置の図、 第９図は内部／外部弁別装置の図、 第１０図はスイッチの図。 第１１図はアクセス制御装置の図である。 第１図 Ａ 第３図 第２図

Claims (2)

【特許請求の範囲】
1. （１）基本計算機によつて第１のクラスの非冗長的な基
   本的機能及び上記非冗長的な基本的機能によつて完全に
   実現可能な第２のクラスの機能を実行する計算機の命令
   セツトを、上記非冗長的な機能によつては不完全にしか
   実現できない第３のクラスの機能が実行できるように、
   拡張するための装置であつて、 上記第１のクラスの機能を実行する外部モードから、上
   記第２及び第３のクラスの機能を実現するように働くプ
   ログラムを実行する内部モードへ、計算機を切り換え、
   且つ上記第２及び第３のクラスに属する命令の実行が終
   了した時に制御信号により計算機を上記外部モードへリ
   セツトするスイツチング機構と、 命令の解釈及び実行に必要な資源へのプログラムのアク
   セスを外部モードにおいては制限し、且つ内部モードに
   おいては付加的な資源及び計算機の全体的アーキテクチ
   ヤにおいて提供されない付加的な機能の使用を可能にす
   る、アクセス機構とを含む、 計算機の命令セツトを拡張するため装置。
2. （２）上記アクセス機構が、上記付加的な機能のために
   提供される複数の制御ベクトルのうち１つの任意のワー
   ドにアクセスする事を可能にする機構を含む特許請求の
   範囲第（１）項記載の装置。