JP2621450B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 情報処理装置における入出力レジスタへのアクセス制
御に関し、 ハードウェアの変更に対しても応用ソフトウェアを修
正することなく対応できるようにすることを目的とし、 主プロセッサと、擬似実行プログラムにより入出力動
作の擬似実行を行うサブプロセッサとを備えると共に、
主プロセッサの入出力レジスタ群へのアクセス命令のバ
ス動作実行開始によりサブプロセッサに割込みを発生す
る割込み発生手段と、自分自身のバス動作を待機させる
待機制御手段と、サブプロセッサに対して入出力アクセ
スのアドレスおよび種別を通知するアクセス内容通知手
段と、主プロセッサおよびサブプロセッサ間のデータの
中継を行う中継手段と、サブプロセッサからの指示によ
り主プロセッサを前記バス待機状態から解除させる待機
解除手段と、からなる中継ハードウェアを備え、主プロ
セッサが入出力レジスタにアクセスするとき、バス動作
を一時待機状態とし、サブプロセッサにより変換の後、
実際の入出力レジスタにアクセスするように構成する。

〔産業上の利用分野〕

本発明は、中央処理装置がマイクロプロセッサで構成
される小型計算機に係り、特に小型計算機における入出
力レジスタへのアクセス制御に関する。

中央処理装置がマイクロプロセッサで構成される小型
計算機の分野においては、入出力装置等を制御する集積
回路（例えばフロッピーディスク制御LSI、タイマ用LSI
等）の特定のレジスタに書き込み、或いは特定のレジス
タから読み取ることによって入出力装置等の制御を行
う。このようなレジスタは一般に入出力レジスタ、また
はIOレジスタと呼ばれる。

上記のような小型計算機においては、応用ソフトアェ
アもある程度入出力レジスタ（IOレジスタ）等のハード
ウェアを直接制御している。従って、新しいハードウェ
アのために、既に在る応用ソフトアェアの一部を作り直
さなければならないことが生じている。

〔従来の技術〕

従来の小型計算機においては、第５図に示すように、
デコーダによってアドレスをデコードして目的とするIO
レジスタにアクセスし、データバスを通じてデータの授
受を行うようなハードウェア構成を採り、第６図に示す
ようにソフトアェアを階層化し、ハードウェア制御部を
通じてハードウェアとアクセスするようにして、ハード
ウェアが変わても、ハードウェア制御部を変更すること
で対応しようとしていた。

ところが、処理の高速化等の目的にり、第６図に※印
をもって示すように、応用ソフトアェアが直接ハードウ
ェアをアクセスするものが相当に多くなっており、対応
できなくなっている。

第７図に示すように、ハードウェア・アクセスによっ
て自己の中央処理装置（以下、CPUと略記する）に割込
みを発生させ、IOアクセスをエミュレートして実際のIO
制御に変換するソフトアェアの階層「IOアクセスエミュ
レーション・ソフトアェア」を設ける手法もある。

しかし、これは、CPUが、IOアクセスによって自ら割
込みを発生する内部割込み機能を持っていないと実現で
きない。

〔発明が解決しようとする課題〕 上記に説明のように、IOアクセスによって自ら割込み
を発生できないマイクロプロセッサでは、ハードウェア
のつくりを全く同じにしないと、同一応用ソフトアェア
が動かない、若しくは、応用ソフトアェアの一部を修正
しなければならない等の問題が生じていた。

本発明が解決しようとする課題は、このような従来の
問題点を解消し、異なるハードウェアのために作成され
た応用ソフトアェアを無修正で、別のハードウェア上で
実行できるようにする小型計算機システムを提供するこ
とにある。

〔課題を解決するための手段〕

第１図は、本発明の原理を示すブロック図である。

図において、１は主プロセッサである。

２はサブプロセッサであり、予め準備した擬似実行プ
ログラムにより入出力動作の擬似実行を行う。

３は入出力レジスタ群である。

41は割込み発生手段であり、主プロセッサ１の入出力
レジスタ群３へのアクセス命令のバス動作実行開始によ
りサブプロセッサ２に割込みを発生する。

42は待機制御手段であり、自分自身のバス動作を待機
させる。

43はアクセス内容通知手段であり、サブプロセッサ２
に対して入出力アクセスのアドレスおよび種別を通知す
る。

44は中継手段であり、主プロセッサ１およびサブプロ
セッサ２間のデータの中継を行う。

45は待機解除手段であり、サブプロセッサ２からの指
示により主プロセッサ１を前記バス待機状態から解除さ
せる。

４は中継ハードウェアであり、割込み発生手段41、待
機制御手段42、アクセス内容通知手段43、中継手段44お
よび待機解除手段45からなる。

〔作 用〕

本発明では、割込み発生手段41、待機制御手段42、ア
クセス内容通知手段43、中継手段44および待機解除手段
45からなる中継ハードウェア４を設け、第２図に示すよ
うに、 ハードウェア制御部→中継ハードウェア→サブプロセッ
サが行う擬似実行（エミュレーション）プログラム→実
入出力レジスタ という階層を形成する。

主プロセッサ１が入出力レジスタ群３にアクセスする
ためバス動作を開始すると、割込み発生手段41はサブプ
ロセッサ２に割込みを上げ、待機制御手段41は主プロセ
ッサ１のバス実行動作を待機させ、アクセス内容通知手
段43はサブプロセッサ２に主プロセッサ１からのアクセ
ス内容を通知する。

これによって、サブプロセッサ２は、予め準備してあ
る擬似実行プログラム（エミュレーションプログラム）
により主プロセッサ１上のソフトアェアが意識している
ハードウェアを擬似実行（エミュート）し、実入出力レ
ジスタ群３へのアクセスを行い、実入出力レジスタ群３
のデータを読み、エミュートして中継手段44を通じて主
プロセッサ１に転送し、或いは主プロセッサ１からの書
込みデータを中継手段44を通じて読み出し、エミュレー
トして実入出力レジスタ群３に書き込む。

サブプロセッサ２は、擬似実行を終了したとき中継ハ
ードウェア４に対して指示を出し、待機解除手段45は主
プロセッサ１をバス待機状態から復帰させる。

このようにして、主プロセッサ１から見れば、中継ハ
ードウェア４、サブプロセッサ２の行うエミュレーショ
ンプログラム、および実入出力レジスタ３が、一つのハ
ードウェアとして見え、実入出力レジスタ群３が変更さ
れても、サブプロセッサ２のエミュレーションプログラ
ムを用意するだけで、応用プログラムに手を加えること
なく実行させることができる。

本発明はまた、一つの系列のマイクロプロセッサを中
央処理装置とするシステム用の応用ソフトアェアを、異
なる系列のマイクロプロセッサを中央処理装置とするシ
ステム上で実行できるようにするために、一つのマイク
ロプロセッサをサブプロセッサとして上記のエミュレー
ションプログラムを実行させ、主マイクロプロセッサ上
で応用ソフトアェアを実行するような場合に適用可能で
ある。

〔実施例〕

以下第３図および第４図に示す実施例により、本発明
をさらに具体的に説明する。

第３図は、本発明の一実施例の構成を示す図である。

第３図には、装置を構成するための主記憶装置、外部
記憶装置、入出力装置等の記載は省略してある。

図において、１は主プロセッサであり、図示省略の主
記憶装置に格納してある応用ソフトアェアをOSの制御の
もとで実行する。

11はIO命令認識部であり、アドレス／制御バス上の内
のアドレスおよび制御信号（リード／ライトおよびバイ
ト／ワードを示す信号）からIO命令を識別するデコード
回路である。

２はサブプロセッサであり、図示省略の記憶装置に格
納してあるエミュレーションプログラムを実行する。

3₁,3₂,……,3_nは実IOレジスタであり、サブプロセッ
サ２のデータバスに接続されている。

４は中継ハードウェアであり、割込み発生部41a、ウ
ェイト制御部42a、アドレス／種別通知部43a、データラ
ッチ44aおよびウェイト解除部45aからなる。

41aは割込み発生部であり、42aハウェイト制御部であ
り、共にRS型フリップフロップで構成されている。

主プロセッサ１がIOアクセス命令を実行するためアド
レス／制御バスにアドレスを送出すると、IO命令認識部
11はこれを認識し、割込み発生部41aおよびウェイト制
御部42aのRS型フリップフロップをセットする。

割込み発生部41がセットされると、サブプロセッタ２
に対して割込みが発生し、ウェイト制御部42aが制御さ
れると、主プロセッサ１をバスウェイト（バス動作一時
待機）状態にする。

アドレス／種別通知部43aは、16個のトライステート
ドライバ（３状態ドライバ）で構成され、主プロセッサ
１がアドレス／制御バスに送出しウェイト中の実行アド
レスおよびアクセス種別（リード／ライト、バイト／ワ
ード）を、サブプロセッサ２から３状態ドライバをイネ
ーブル化することにより、読み採ることができるように
なっている。

データラッチ44aは、データバスとデータバスに
接続し、読出し用と書込み用の二つがあり、二つのプロ
セッサ1,2間のデータ中継手段を構成する。読出し用デ
ータラッチは16個のＤ型フリップフロップと16個のトラ
イステートドライバで構成され、サブプロセッサ２から
設定したデータを保持し、主プロセッサ１がウェイト解
除時に読み出すようになっている。書込み用データラッ
チは16個のトライステートドライバで構成され、主プロ
セッサ１がウェイト中の書込みデータをサブプロセッサ
２から参照できるようになっている。45aはウェイト解
除部であり、RS型フリップフロップで構成され、サブプ
ロセッサ２からのウェイト解除指令によりセットされ、
そのセットにより割込み発生部41aおよびウェイト制御
部42aのRS型フリップフロップをリセットする。

第４図は、本発明の一実施例におけるサブプロセッサ
の動作を示すフローチャートである。

以下、フローチャートの処理ステップに従ってその動
作を説明する。

割込み発生により、アドレス／種別通知部43aにある
データを読み取り、要求するIOアドレスを認識し、該当
するIOエミュレータを選択する。

アドレス／種別通知部43aから読み取ったアクセス種
別がリード（読出し）系であるかライト（書込み）系で
あるかを識別し、リード系であればステップへライト
系であればステップへ進む。

サブプロセッサに接続している実IOレジスタ読出し、
またはプロセッサの内部データから主プロセッサの意識
しているIOレジスタの読出しデータを生成する。

生成した読出しデータをデータラッチ44aの読出し用
に設定する。

データラッチ44aの書込み用に主プロセッサからの書
込みデータがラッチされたことにより書込みデータを認
識し必要に応じて読み出す。

主プロセッサの意識しているIOレジスタ動作をエミュ
レートし、実行IOレジスタに設定する。

ウェイト解除部45aにウェイト解除指令を出して、こ
の割込みに対する処理を終わる。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、既に
存在するハードウェア用の応用ソフトアェアのみなら
ず、OSおよびハードウェア制御部のソフトアェアにも変
更を加えることなく別個のハードウェアに対して実行す
ることが可能となり、小型計算機の応用ソフトアェア開
発の工数削減に寄与する効果は極めて大である。

【図面の簡単な説明】

第１図は本発明の構成を示す図、 第２図は本発明によるソフトアェアの階層を示す図、 第３図は本発明の一実施例の構成を示す図、 第４図は本発明の一実施例の動作を示すフローチャー
ト、 第５図は小型計算機によるIOレジスタアクセスを示す
図、 第６図はソフトアェアの階層化を示す図、 第７図は入出力アクセスエミュレーションを用いた従来
例を示す図である。 図において、 １は主プロセッサ、２はサブプロセッサ、 ３は入出力レジスタ群、 3₁,3₂,〜3_nはIOレジスタ、 ４は中継ハードウェア、 11はIO命令認識部、 41は割込み発生手段、41aは割込み発生部、 42は待機制御手段、42aはウェイト制御部、 43はアクセス内容通知手段、 43aアドレス／種別通知部、 44は中継手段、44aはデータラッチ、 45は待機解除手段、45aはウェイト解除部、 を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】主プロセッサ（１）と、擬似実行プログラ
   ムにより入出力動作の擬似実行を行うサブプロセッサ
   （２）とを備えると共に、 主プロセッサ（１）の入出力レジスタ群（３）へのアク
   セス命令のバス動作実行開始によりサブプロセッサ
   （２）に割込みを発生する割込み発生手段（41）と、 自分自身のバス動作を待機させる待機制御手段（42）
   と、 サブプロセッサ（２）に対して入出力アクセスのアドレ
   スおよび種別を通知するアクセス内容通知手段（43）
   と、 主プロセッサ（１）およびサブプロセッサ（２）間のデ
   ータの中継を行う中継手段（44）と、 サブプロセッサ（２）からの指示により主プロセッサ
   （１）を前記バス待機状態から解除させる待機解除手段
   （45）と、からなる中継ハードウェア（４）を備え、 主プロセッサ（１）が入出力レジスタ（３）にアクセス
   するとき、バス動作を一時待機状態とし、サブプロセッ
   サ（２）により変換の後、実際の入出力レジスタ（３）
   にアクセスするよう構成したことを特徴とする情報処理
   装置。